@Article{, title={Design and Implementation of a Configurable Real-Time FPGA-Based Geometric Symmetry-CFAR Processer for Radar Target Detection}, author={Mohammed Hussein Ali محمد حسين علي and Waleed Khalid وليد خالد}, journal={Journal of Engineering and Sustainable Development (JEASD) مجلة الهندسة والتنمية المستدامة}, volume={15}, number={3}, pages={28-41}, year={2011}, abstract={A Constant False Alarm Rate (CFAR) processor is the signal processing algorithm that controls the rate at which target detection are falsely declared. In this paper, a configurable Field Programmable Gate Array (FPGA)-based hardware architecture for Geometric-symmetry (GS) - CFAR processer for radar target detection is presented. The proposed architecture of this algorithm has been designed using Matlab-Simulink 7.8(R2009a) to deal with parallel structure, so as to obtain system parameters and to test the flow of signal through the system. The design has been converted to behavioral VHDL coding style, as well as a VHDL test bench, Simulink HDL Coder tool has been used to realize hardware directly from Simulink design. The simulation waveforms are obtained using ModelSim Altera 6.1g. Synthesis reports and board programming files have been obtained using the QUARTUS II package. ALTERA-Cyclone III FPGA family with EP3C120F780C7 board has been used as target device for implementation purpose. The post place and route result show that the proposed design can achieve a maximum operating frequency of 115.77MHz which is close to the clock frequency of the prototyping board.

معالج المعدل الثابت للانذار الكاذب((CFAR هو عبارة عن خوارزمية لمعالجة الاشارة والسيطرة على النسبة التي يتم فيها اعلان كشف الهدف بالخطا. في هذه البحث تم استحدام مصفوفة البوابات المبرمجة موقعيا (FPGA) لبناء خوارزمية التماثل الهندسي لمعالج المعدل الثابت للانذار الكاذب حيث ان المعمارية المقترحة لهذة الخوارزمية تم تصميها اولا باستخدام برنامج المحاكاة(Matlab-Simulink ) للتعامل مع التراكيب المتوازية وللحصول على معالم النظام واختبارمرور الاشارة, وبعد ذلك تم تحويل التصميم(Model) مباشرة الى لغة VHDL وكذلك تم توليد VHDL test bench باستخدام برنامج مشفر لغة الكيان الكتلي(Simulink HDL Coder tool). تم استخدام البرنامج ModelSim Altera 6.1g. للحصول على الاشكال الموجية وكذلك برنامج QUARTUS II لاغراض البناء والحصول على تقارير البناء وملفات البرمجة, و تم اختيار عائلة الالواح Cyclone III و تحديداً اللوح EP3C120F780C7 لغرض البناء الحقيقي, وقد بينت النتائج ان التصميم المقترح يمكن ان ينجز باقصى تردد تشغيلي مقداره (MHz 115.77) وهو قريب الى تردد عمل اللوح المستخدم.} }