TY - JOUR ID - TI - LOW COMPLEXITY MULTILEVEL 2-D DHWT ARCHITECTURE معمارية كفوءة منخفضة التعقيد لحساب 2-D DHWT متعدد المستويات AU - Saad Mohammed Saleh سعد محمد صالح AU - Ammar Ebdelmelik Abdelkareem عمار عبدالملك عبد الكريم PY - 2015 VL - 8 IS - 4 SP - 493 EP - 500 JO - DIYALA JOURNAL OF ENGINEERING SCIENCES مجلة ديالى للعلوم الهندسية SN - 19998716 26166909 AB - In this paper an efficient multilevel 2-D Discrete Haar Wavelet Transform (DHWT) architecture is designed and implemented. The proposed architecture is introduced to compute multilevel 2-D DHWT for image processing applications. The key points of the proposed architecture are its low memory needs and low complexity. It composes of similar units that can easily compound to decompose the input signal into any required level. The architecture utilizes 4L (L; is the number of decomposition levels) adders and 8M (M is the number of columns of the input image) register stages to perform three levels decomposition with 3+M clock cycles as an initial latency. The proposed architecture is implemented using Virtex 5 Xilinx FPGA platform. The implementation results reveal that the proposed architecture can operate at up to 110 MHz clock frequency. High output accuracy is also introduced as 63-77 dB PSNR for three-level 2-D DHWT decomposition are obtained.

في هذه الورقة تم تصميم وتنفيذ دائرة كفوءة لحساب تحليلات هار ويف ليت ثنائي الابعاد متعددة المستويات. التصميم المقترح صمم ليلائم متطلبات انظمة معالجة الصور. النقاط المهمة في التصميم المقترح هو قلة التعقيد والاستغناء عن ذاكرة الخزن المؤقت. التصميم المقترح يتالف من وحدات متشابهه والتي تجعل من السهولة تشكيلها لحساب اي مستوى من تحليلات الويف ليت. الدائرة تتطلب 4L جامع و L هو عدد المستويات المطلوبة وكذلك يتطلب 8M ريجستر و M هو عدد الاعمدة للصورة المدخلة. التاخير الابتدائي هو 3+M نبضة. المعمارية المقترحة تم تنفيذها على Virtex 5 Xilinx FPGA platform. تم الحصول على سرعة تنفيذ بحدود 100 MHz . النتائج المستحصلة اثبتت ان ال PSNR للصور المستخدمة كانت بحدود 63-77 dB . ER -