Fulltext

FPGA based Reconfigurable 2D FFT System

منظومة FPGA قابلة لاعادة التشكيل لتنفيذ خوارزمية FFT ثنائية الابعاد

Shefa A. Dawwd شفاء عبد الرحمن داؤد --- Ahmad F. Al-allaf احمد فالح محمود العلاف

AL-Rafidain Engineering Journal (AREJ) مجلة هندسة الرافدين
ISSN: 18130526 Year: 2011 Volume: 19 Issue: 3 Pages: 76-88
Publisher: Mosul University جامعة الموصل

Abstract

Abstract This paper develops a system level architecture for implementing a cost-efficient, FPGA-based reconfigurable two dimensional (2D) FFT system. The adopted approach considers both the hardware cost (in terms of FPGA resource requirements), and performance (in terms of throughput). These two extremes are optimized based on using run time reconfiguration, double buffering technique, shared Dual Ported RAM (DPRAM) modules and the “hardware virtualization” to reuse the available processing components. The system employs two one Dimensional (1D) FFT processor each with sixteen reconfigurable parallel FFT cores. Each core represents a 16 complex point parallel FFT engine. Thus the architecture supports transform length of 256X256 complex points, as a demonstrator to the design idea, using fixed-point arithmetic and has been developed using radix-4 butterfly architecture. The simulation results that have been performed using VHDL modeling language and ModelSim software shows that the full design can be implemented using single FPGA platform requiring about 50,000 Slices. Keywords: 2D Fast Fourier Transform Radix-4. Run Time Reconfiguration

ألخلاصة في هذا البحث تم تطوير معمارية بمستوى النظام جديدة لماكنة FFT قليلة الكلفة لمعالجات الزمن الحقيقي باستخدام دوائر ال FPGA . التصميم المقترح يأخذ بنظر الاعتبار تحقيق اقل الكلفة (بدلالة متطلبات موارد ال FPGA ) واعلى انجاز (بدلالة ال throughput) وذلك من خلال استخدام خاصية اعادة التشكيل في زمن التنفيذ و خاصية الخزن المزدوج والذاكرات المشتركة ثنائية الاطراف وخاصية اعادة الاستخدام للمكونات المادية لدوائر ال FPGA . المنظومة المقترحة تستخدم 32 وحدة FFT متوازية قابلة لاعادة التشكيل مقسمة الى مجموعتين كل مجموعة (16 وحدة) تشكل معالج FFT لتنفيذ خوارزمية FFT احادية البعد. كل من هذه الوحدات هي عبارة عن معالج FFT متوازي بطول 16 نقطة مركبة . لذا فأن المعمارية المقترحة تستطيع تنفيذ خوارزمية FFT ذات البعدين بطول 256X256 نقطة مركبة وهو كمثال لتوضيح فكرة التصميم. ان خوارزمية FFT التي تم اعتمادها في هذا البحث تستخدم معمارية فراشة الاساس-4 وحسابات النقطة الثابتة. في هذا التصميم تم اختيار اسلوب الحجيرة (Booth) المتوازية في بناء دوائر الضرب المركبة المطلوبة لانجاز عمليات الفراشة (وحدة البناء الاساسية لخوارزمية ال FFT ) والتي تختصر المكونات المادية المطلوبة لتصميم دوائر الضرب قياسا للاساليب الاخرى. لقد اشارت نتاج المحاكات التي تمت باستخدام لغة VHDL و برنامج Model Sim الى ان التصميم الكامل للمنظومة يتطلب بحدود 50000 وحدة (Slices) ويمكن تنفيذها في FPGA واحدة

Keywords

Keywords: 2D Fast Fourier Transform Radix-4. Run Time Reconfiguration