research centers


Search results: Found 18

Listing 1 - 10 of 18 << page
of 2
>>
Sort by

Article
Design and Implementation of Forward Link Channel CDMA2000-1x System Based on SDR Using FPGA

Authors: Hadi T. Ziboon --- Alaa Y. Eisa
Journal: Journal of University of Babylon مجلة جامعة بابل ISSN: 19920652 23128135 Year: 2013 Volume: 21 Issue: 4 Pages: 1313-1327
Publisher: Babylon University جامعة بابل

Loading...
Loading...
Abstract

This paper is proposed an enhancement for forward link channel of CDMA2000-1x system by using 32QAM and 64QAMbased on SDR technology by using FPGA. The Simulink HDL Coder has been used for converting the MATLAB-Simulink models to VHDL language. The verification of the generated VHDL code has been done using Altera- ModelSimprogram, while the synthesis reports and board programming files have been obtained using the Quartus IIprogram. System implementation has been done using FPGA technology with Altera Cyclone II boards. The implementation of the forward link channel by using Simulink HDL coder shows feasibility and flexibility in solving the problem of complex multiplication of complex spreading code also the practical results were closed to that obtained from ModelSimprogram. The results show that the forward link channel of CDMA2000 with 32QAM and 64QAM is a suitable technique to increase the data rate up to 2Mbps in the presence of AWGN and Rayleigh fading channel. However the results of simulation for forward link channel of CDMA2000 system shows improvement when using three levels of codes (LPNC, Walsh code and complex coding) within (0.5-3.2) dB in the presence of AWGN and Rayleigh fading channel. MATLAB (2009) is used for simulation of the proposed system in the presence of AWGN and Rayleigh fading channel

أقترح ھذا المنشور تحسين لقناة الوصلة الامامية لتقسيم الشفري لتعدد الوصولية (CDMA-2000) باستعمال تقنية التضمين المتعامد الكمي-32 (32-QAM) والتضمين المتعامد الكمي-64 (64-QAM) بالاعتماد على البرمجيات المعرفة راديويا (SDR) باستعمال مصفوفة البوابات المنطقية الواسعة (FPGA). تم استخدام مشفر لغة الكيان المادي الكتلي (Simulink HDL coder) لغرض تحويل (MATLAB-Simulink models) الىلغة (VHDL). تمت عملية التحقق من الكود باستخدام برنامج (ModelSim-Altera) اما نتائج البناء وعملية تحميل البيانات وملفات البرمجة تمت باستخدام برنامج (Quartus II). تم بناء النظام باستعمال تقنية مصفوفة البوابات المنطقية الواسعة (FPGA) معAltera Cyclone II board. بناء قناة الوصلة الامامية بواسطة استعمال مشفر لغة الكيان المادي الكتلي (Simulink HDL coder) الذي بين ملائمة ومرونة من خلال حل مشكلة الضرب المعقد لشفرة الانتشار المعقدة وكذلك كانت النتائج العملية مقاربة لما تم الحصول عليه من برنامج (ModelSim).اثبتت النتائج بانقناة الوصلة الامامية في التقسيم الشفري لتعدد الوصولية (CDMA-2000) مع (32-QAM) و (64-QAM) هي تقنية مناسبة لزيادة معدل سرعة نقل البيانات وبحدود (2Mbps) بوجود الضوضاء والخفوت. علىاية حال نتائج محاكاة قناة الوصلة الامامية لنظام التقسيم الشفري لتعدد الوصولية (CDMA-2000) بينت وجود تحسين بحدود (3.2-0.5) dB بوجود الضوضاء والخفوت عند استعمال ثلاث انواع من الشفرات (الشفرة الطويلة للضوضاء المزيفة (LPNC), شفرة Walshوالتشفير المركب).تما ستخدام برنامج(MATLAB - 2009) لمحاكات النظام المقترح بوجود الضوضاء والخفوت.

Keywords

: CDMA --- SDR --- FPGA --- LPNC


Article
High-Pass Digital Filter Implementation Using FPGA

Authors: Dr. Manal H. Jassim1 --- Asaad Hameed Sahar2
Journal: IRAQI JOURNAL OF COMPUTERS,COMMUNICATION AND CONTROL & SYSTEMS ENGINEERING المجلة العراقية لهندسة الحاسبات والاتصالات والسيطرة والنظم ISSN: 18119212 Year: 2013 Volume: 13 Issue: 3 Pages: 41-50
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Abstract-Depending on the response of the system, digital Filters can be designedusing frequency sampling or windowing methods; but these methods have a problem inprecise control of the critical frequencies. In the sampling method, the weightedapproximation error between the actual frequency response and the desired filterresponse is spread across the pass-band and the stop-band and the maximum error isminimized, resulting ripples in the pass-band and the stop-band. The frequencysampling method has the same tolerance requirements as the windowing method. In thiswork we implemented a digital FIR high pass filter using MATLAB program(FDATools) using sampling and windowing methods, then the design in the FPGA kitis downloaded by generating VHDL description. A comparison the amount of thecomponent has been used in the FPGA for both methods. The FIR filter is implementedusing Spartan 3AN- XC3S700a-4FG484FPGA and simulated with the help of XilinxISE (Integrated Software Environment) Software WEBPACK Project Navigator 11i.

Keywords

FIR Filter --- FPGA --- FDATooLs


Article
Design and Implementation of MC-CDMA Technique Using FPGA
تنفيذ تقنيات تعدد النواقل-تعدد الوصول بتقسيم الترميز باستخدام مصفوفة البوابات المنطقية المبرمجة

Authors: Wa’il A. H. Hadi --- Layla Hattim Abood
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2013 Volume: 31 Issue: 11 Part (A) Engineering Pages: 2085-2097
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Multicarrier Code Division Multiple Access (MC-CDMA) is attractive technique for high speed wireless data transmission; it's a combination of Orthogonal Frequency Division Multiplexing (OFDM) and Code Division Multiple Access (CDMA). OFDM employs a number of orthogonal subcarriers, this increases the symbol duration while the CDMA technique provides high capacity over other conventional multiple access schemes. In this paper discusses implementation of base band MC-CDMA system using the FPGA technique, all modules are designed using VHDL programming language. The electronic functional performance of designed circuits is tested by simulations using VHDL programming language on XILINX ISE 9.2i. The proposed model is designed using (Fast Fourier Transform/ Inverse Fast Fourier Transform) and the spreading code used is the gold code, the implementation of the proposed model using Spartan-3A/3AN, XC3S700N-3FGG484 FPGA of Xilinx family.

تعتبر تقنية تعدد النواقل-تعدد الوصول بتقسيم الترميز تقنية متميزة لأرسال البيانات لاسلكيا بسرع عالية,هي عبارة عن مزيج من تقنية مزج تقسيمات التردد المتعامدة وتقسيم الرمز المتعدد الوصول. تقنية مزج تقسيمات التردد المتعامدة تستخدم عدد من النواقل المتعامدة وهذا سوف يزيد من مدة الرمز, بينما تقنية تقسيم الرمز المتعدد الوصول تزود سعة عالية عن بقية أنظمة الوصول المتعدد التقليدية. في هذا البحث نناقش تنفيذ تقنيات تعدد النواقل-تعدد الوصول بتقسيم الترميز باستخدام مصفوفة البوابات المنطقية المبرمجة ,كل الوحدات تم تصميمها بأستخدام لغة البرمجة (VHDL) لقد تم فحص الاداء الالكتروني للدوائر المصممة بأستخدام فحص المحاكاة الذي يزوده برنامج XILINX ISE 9.2i الموديل المقترح تم تصميمه بأستخدام تحويل فورير السريع وتحويل فورير السريع العكسي ورمز الانتشار المستخدم هو الرمز الذهبي أما تنفيذ التصميم المقترح تم بأستخدام البوابات المنطقية المبرمجة من نوعSpartan-3A/3AN XC3S700N-3FGG484 من عائلة Xilinx .

Keywords

MC-CDMA --- OFDM --- CDMA --- FPGA


Article
A VHDL Model for Implementation of MD5 Hash Algorithm
نموذج VHDL لبناء خوارزمية MD5

Author: Mohammed A. Noaman
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2013 Volume: 31 Issue: 6 Part (A) Engineering Pages: 1107-1116
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

With the increase of the amount of data and users in the information systems, the requirement of data integrity is needed to be improved as well, so the work has become necessary independently. One important element in the information system is a key of authentication schemes, which is used as a message authentication code (MAC). One technique to produce a MAC is based on using a hash function and is referred to as a HMAC.MD5 represents one efficient algorithms for hashing the data, then, the purpose of implementation and used this algorithm is to give them some privacy in the application. Where they become independent work accessories as much as possible, but what is necessary, such as RAM and the pulse generator. Therefore, we focus on the application of VHDL for implement and computing to MD5 for data integrity checking method and to ensure that the data of an information system is in a correct state. The implementation of MD5 algorithm by using Xilinx-spartan-3A XCS1400AFPGA, with 50 MHz internal clock is helping for satisfies the above requirements.

مع زيادة كمية البيانات والمستخدمين في انظمة المعلومات, لذا فانه من الضروري تحسين نظام سلامة وتكامل البيانات وبالتالي زيادة استقلاليته. واحد من العناصر المهمة في انظمة المعلومات هو مفاتيح المصادقة والذي يستخدم كرمز لمصادقة الرسائل (MAC ) . واحدة من التقنيات الاساسية لتوليد (MAC ) هو باستخدام دالة الفرم (Hash function ) والتي يشار لها ب (HMAC ). تعدMD5 من اكفأ الخوارزميات المعدة لهذا الغرض لذا الغرض من بنائها واستخدامها لاستخدام خصائصها في التطبيق. لذا يصبح عملها في التطبيقات مستقلا عدا بعض الملحقات المهمة كالذاكرةاو مولد النبضات عند الحاجة. لذلك ركزنا على تطبيق VHDL لبناء وحساب ال MD5 لتحقق خصائصها. تم البناء لخوارزمية MD5 باستخدام Xilinx-spartan-3A XCS1400AFPGA مع نبضة داخلية 50 ميكا هيرتز والتي ساعدت على تحقيق المتطلبات اعلاه.

Keywords

FPGA --- MD5 --- MAC --- Hash function and password


Article
Implementation of Golay Complementary Code Sequences Generator Based on FPGA
تنفيذ لمولد متسلسلة غولي المرمزة المكملة مبني بمصفوفة بوابات المجال القابلة للبرمجة موقعيا

Author: Dhamyaa H. Mohammed
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2013 Volume: 31 Issue: 11 Part (A) Engineering Pages: 2157-2165
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Golay sequences have some properties make it distinctive in the applications and results. However, for this distinction must select the code sequences carefully and accurately. Therefore, to satisfy these requirements, a creation algorithm must be easy, accurate and powerful. In this paper, an FPGA based, design and implementation of Golay complementary code sequence(GCCS) creation and then made autocorrelation between their pair codes to verify properties. The process time for proposed algorithm is less than that for all possible algorithm by (1/4 to 1/1024 for 4-bit to 16 bits respectively). Thus, the Search can be regarded as pioneers of the research application of this technique to the subject and got good results. The Implementation was based on 8-bit pair code and made by Xilinx-spartan-3A XC3S700AFPGA, with 50 MHz internal clock.

لتسلسل غولي بعض الخصائص التي تجعلها متميزة في مجال التطبيقات و النتائج. لذا لا بد لهذا التمييز من اختيار الرمز المتسلسل بعناية و دقه. ولتحقيق هذه المتطلبات, الخوارزمية المعدة يجب ان تكون سهله ودقيقه وفعاله. في هذا البحث، واعتمادا على مصفوفة بوابات المجال القابلة للبرمجة موقعيا تم تصميم وتنفيذ عمل متسلسلات غولي الزوجية التكميلية (او التكاملية) ثم عمل العلاقات التبادلية للتحقق من خصائصه. الوقت المستغرق لعمليات الخوارزمية المقترحة اقل من العمل على كل الاحتمالات بمقدار 1/4 الى 1/1024 الممثلة ب 4 بت الى 16 بت على التوالي. يمكن اعتبار البحث من طلائع البحوث بتطبيق هذه التقنية على الموضوع وحصلنا على نتائج جيدة. تم تنفيذ بواسطة Xilinx-spartan-3A XC3S700A FPGA بتردد نبضي داخلي بمقدار 50 ميكا هيرتز.


Article
EFFICIENT DOWN CONVERSION TECHNIQUE BASED POLY-PHASE DECIMATION FILTER IN WIRELESS COMMUNICATION SYSTEMS
تقنیة المغیر الخافض بالاعتماد على المختزل المتعدد الاطوار لانظمة الاتصالات اللاسلكیة

Authors: Baha Ali Nasir بهاء علي ناصر --- Falah Hasan Mahdi فلاح حسن مهدي --- Mohammed Ubaed Barrak محمد عبید ب ا رك
Journal: AL-TAQANI مجلة التقني ISSN: 1818653X Year: 2013 Volume: 26 Issue: 5 Pages: E120-E133
Publisher: Foundation of technical education هيئة التعليم التقني

Loading...
Loading...
Abstract

This paper presents a development of down conversion technique usingpolyphase decimation filter to work with GSM and WCDMA systems. The embeddedFPGAs offer a very attractive solution that balance high flexibility, time-to-market, costand performance. So this paper focuses on efficient design and implementation of digitaldown convertor for software radios on an FPGA target device. The implementationresults shows an important utilization in LUPs and Slices in accordance with FPGAarea and low power consumption compared with conventional design

يقدم هذا البحث تطوير محول التردد باستخدام مختزل متعدد الاطوار للعمل مع منظومة الاتصالات المتنقلة و انظمة الاتصال المتعددة الشفرة من خلال الحلول المثالية التي تقدمها تقنية اف بي جي اي ذات المرونة العالية وسرعة تقديمها للمستخدم كما تؤمن كلفة قليلة. لذلك سيركز هذا البحث على تصميم مغير التردد الكفوء المبرمج للعمل مع البورد اف بي جي اي. نتائج التنفيذ تبين تامين اقل في استهلاك جداول وشرائح اقل في مساحة البورد وبذلك يكون استهلاك الطاقة اقل بالمقارنة مع التصاميم المعمول بها حاليا.تقنية المغير الخافض بالاعتماد على المختزل المتعدد الاطوار لانظمة الاتصالات اللاسلكية


Article
Design and Implementation of a Network on Chip Using FPGA(English)
تصميم وتنفيذ شبكة داخل شريحة باستخدام المصفوفات القابلة للبرمجة حقلياً(English)

Authors: Dr. A. I. A. Jabbar د. عبد الاله عبد الجبار --- Noor .Th. AL Malah نور ثامر الملاح
Journal: AL-Rafidain Engineering Journal (AREJ) مجلة هندسة الرافدين ISSN: 18130526 Year: 2013 Volume: 21 Issue: 1 Pages: 91-100
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

AbstractThe fundamental unit of building a Network on Chip is the router , it directs the packets according to a routing algorithm to the desired host. In this paper ,a router is designed using VHDL language and implemented on Spartan 3E FPGA with the help of Integrated software environment ( ISE10.1) . The utilization of the Spartan 3E resources is excellent ( for example the number of slices required doesn’t exceed 3%) .After that a (4×4) mesh topology network is designed and implemented using FPGA ( the number of slices is 43% of the available slices ) . An example is applied on the designed Network on Chip (NoC) which validates the design successfully . Keywords: Router , SoC, NoC, VHDL, FPGA,VGA,MESH

الوحدة الاساسية في بناء شبكة داخل شريحة هي المُّوجه , حيث يقوم بتوجيه الحزم وحسب خوارزميات التوجيه الى الجهة المطلوبة . في هذا البحث تم تصميم مُوجه باستخدام لغة وصف الكيان المادي (VHDL) ونُفذَ هذا التصميم على المصفوفات القابلة للبرمجة حقلياً (FPGA) و بالاستعانة بالوسط البرمجي المتكامل (ISE10.1). وقد اسٌتخدم من الموارد المتاحة والمتوفرة من الـ(FPGA) على سبيل المثال 3% من الشرائح . ثم صممت شبكة نوع (4×4) ثنائية الاحداثيات ونفذت ايضاً على المصفوفات القابلة للبرمجة حقلياً واستخدم من شرائح المصفوفات43% واستخدم مثال ناجح للتحقق من صحة التصميم.

Keywords

Keywords: Router --- SoC --- NoC --- VHDL --- FPGA --- VGA --- MESH


Article
An FPGA Based Design and Implementation of Unambiguous Ranging System Using Golay Sequences
لتسلسل غولي بعض الخصائص التي تجعلھا متمیزة في مجال التطبیقات والنتائج. لكن لا بد لھذا التمییز من اختیار الرمز المتسلسل بعنایة ودقة. في ھذه الورقة، واعتمادا على مصفوفة بوابات المجال القابلة للبرمجة موقعیا تم تصمیم وتنفیذ عمل العلاقات التبادلیة لمتسلسلات غولي الزوجیة التكمیلیة (او التكاملیة) بعد استخراج كافة احتمالات تكوین رمز 8 بت ( 192 رمز ثنائي 8 بت)، وفصل رموز غیر المتكررة ( 12 في وقت واحد) ، وعدد(عدد كبیر) من 12 كتلة 8 بت معا مع نسبة 16 التركیز الرئیسي لجمع العلاقات التبادلیة إلى التركیز الجانبي لھا. ھناك دوائر ملحقة مقترحة في جانبي المرسلة لزیادة الدقة. یمكن اعتبار البحث من طلائع البحوث بتطبیق S1, S2 and S والمستلمة والمؤشرة 3 Xilinx-spartan-3A ھذه التقنیة على الموضوع وحصلنا على نتائج جیدة. تم تنفیذ بواسطة بتردد نبضي داخلي بمقدار 50 میكا ھیرتز. XC3S700A FPGA

Loading...
Loading...
Abstract

Golay sequences have some properties make it distinctive in theapplications and results. However, for this distinction must select thecode sequences carefully and accurately. In this paper, an FPGAbased, design and implementation for made autocorrelation of pairGolay complementary code sequences after extract all possibleformations of 8bit code (192 8-bit pair code), and separate theunduplicated codes(12 at a time) and many (too many) 12 blocks 8-bitcombinations with 16 main-to-sidelobe power ratio. There areanother propose circuit attached to Tx and Rx which indicated by S1,S2 and S3 for increase the accuracy. Therefore, the Search can beregarded as pioneers of the research application of this technique onthe subject and got good results. The Implementation was made byXilinx-spartan-3A XC3S700AFPGA, with 50 MHz internal clock.

لتسلسل غولي بعض الخصائص التي تجعلھا متمیزة في مجال التطبیقات والنتائج. لكن لا بد لھذا التمییزمن اختیار الرمز المتسلسل بعنایة ودقة. في ھذه الورقة، واعتمادا على مصفوفة بوابات المجال القابلةللبرمجة موقعیا تم تصمیم وتنفیذ عمل العلاقات التبادلیة لمتسلسلات غولي الزوجیة التكمیلیة (اوالتكاملیة) بعد استخراج كافة احتمالات تكوین رمز 8 بت ( 192 رمز ثنائي 8 بت)، وفصل رموز غیرالمتكررة ( 12 في وقت واحد) ، وعدد(عدد كبیر) من 12 كتلة 8 بت معا مع نسبة 16 التركیز الرئیسيلجمع العلاقات التبادلیة إلى التركیز الجانبي لھا. ھناك دوائر ملحقة مقترحة في جانبي المرسلةلزیادة الدقة. یمكن اعتبار البحث من طلائع البحوث بتطبیق S1, S2 and S والمستلمة والمؤشرة 3Xilinx-spartan-3A ھذه التقنیة على الموضوع وحصلنا على نتائج جیدة. تم تنفیذ بواسطةبتردد نبضي داخلي بمقدار 50 میكا ھیرتز. XC3S700A FPGA


Article
Unambiguous Base Station Identifier Code in Widely Picocells area using Golay Complementary Sequence
غیر مشكوك فیھا لخلایا البیكو واسعة المساحة بأستخدام متتابعات غولي BSIC

Loading...
Loading...
Abstract

The wireless communication system has at least one picocellwithin macrocell. The use of picocell gives many advantages, savinga radiation power, increase the capacity and improve the dead zone.However, in a system where a large wide-area cell overlapped withmany of picocells, many of the picocells will have to re-use the sameBase Station Identifier Code (BSIC- small number of bits). Hence,when an MS roams from the wide-area cell into a target picocell, thereported BSIC may be ambiguous. The optimal operating point of thecombination above was obtained by analysis of cell distribution. Thispaper presents a new algorithm to classify the user according tomobility narrow and widely, then use Golay code complementarysequences for widely mobility user and implement a tracker circuitto track the user for accurate handover decision. The accuracy issatisfied by using Golay code and by tracking the user. Furthermore,the implementation of Golay code creator, correlator and trackercircuit by using Xilinx-spartan-3A XC3S700AFPGA, with 50 MHzinternal clock is supported for increasing the speed of operation andaccuracy.

تستخدم نظم الاتصالات اللاسلكیة بیكوسیل واحدة على الاقل ضمن ماكروسیل . أن استخدامبیكوسیل یعطي العدید من المزایا والفوائد لمنظومة الاتصالات اللاسلكیة كتوفیر الطاقة المشعة وزیادةقابلیة المنظومة وكذلك لسد الفجوات و الثغرات الغیر مغطاة إشعاعیا. ولكن في حال كون المنظومةمنتشرة على مساحة واسعة وھناك تداخل لعدد كبیر من بیكوسیل لذا یكون اعادة استخدام نفس الترمیزوالتردد امرا واردا. وبالتالي الجوال المشترك بسعة في ھذه المساحة الواسعة الى مقصده سوف یكونتقریره مشكوكا فیھ بسبب استخدام رمزه في مكان اخر. نقطة العمل المثلى لتركیبة المنظومة اعلاه تمالحصول علیھا من خلال تحلیل توزیع الخلایا. یقدم البحث خوارزمیة جدیدة لتصنیف الجوال المشتركوفقا لسعة حركتھ (ضیقة او واسعة) ویقدم استخدام ترمیز كولي لذي الحركة الواسعة. كذلك یقدم البحثدائرة متابعة المستخدم لغرض اتخاذ قرار التسلیم عند الحاجة بشكل دقیق. الدقة تحققت باستخدام ترمیزكولي ودقة المتابعة والملاحقة وكذلك بناء دائرتي المتابعة وترمیز كولیباستخدام تقنیة البوابات50 MHz وبنبضة تشغیل داخلي Xilinx-spartan-3A XC3S700AFPGA المبرمجة موقعیاساعد بزیادة السرعة العمل و الدقة


Article
FPGA Implementation Of Multilayer Perceptron For Speech Recognition
تنفيذ شبكة المدرك متعددة الطبقات على شريحة FPGA لأغراض تمييز الكلام

Author: Ghassan Hazin Shakoory غسان حازم شكوري
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2013 Volume: 17 Issue: 6 Pages: 175-185
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

In this paper, a method for designing and implementing of Multilayer Percepton (MLP) based on BP algorithm has been suggested. The method has described a MLP on Register Transfer Level (RTL) using VHDL description language and implemented on Field Programmable Gate Array (FPGA) for speech recognition. Firstly, a multiply-accumulate (MAC) unit, and sigmoid nonlinear function are implemented as a basic building units of the MLP. The MLP is trained by BP learning algorithm. The optimized parameters are obtained by Matlab simulation for off chip training design. The implementations have been developed and tested on Xilinx Spartan-IIIE XC3S500E FPGA chip for embedded systems using Xilinx ISE 10.1 software. The research also presents a summary of the performance cost and data throughput with regards to the speed and required computational resources. The proposed hardware architecture are found to be 6 times faster than the software implementation.

في هذا البحث، تم اقتراح طريقة لتصميم وتنفيذ شبكة المدرك متعددة الطبقات (MLP) والمبنية على خوارزمية الانتشار العكسي للخطأ(BP) . تم وصف شبكة MLP في هذه الطريقة بمستوى تصميم المسجلات (RTL) باستخدام لغة وصف الكيان المادي (VHDL)، وتم التنفيذ على شريحة مصفوفة البوابات المبرمجة حقليا (FPGA) لأغراض تمييز الكلام. صممت وحدة الضرب والتجميع (MAC) أولا ,ثم دالة التفعيل الغير خطية نوع سكمويد كوحدات أساسية لتنفيذ البنية المادية الكاملة لشبكة MLP. أستخدم برنامج محاكاة في البيئة البرمجية Matlab لإيجاد القيم المثلى لشبكة MLP باستخدام خوارزمية BP. أن الهدف من هذا البحث هو تطوير واختبار التنفيذ على كيان التشكيل المطاوع لشريحة نوع Xilinx Spartan-IIIE XC3S500E FPGA ولأغراض التطبيق في الأجهزة المضمنة باستخدام برنامج Xilinx ISE 10.1 . قدم هذا البحث أيضا ملخص الايداء وعامل العطاء نسبة للسرعة ومصادر الشريحة المستخدمة. حيث وجدت معمارية الكيان المادي المقترحة أسرع 6 مرات مقارنة مع الكيان البرمجي.

Listing 1 - 10 of 18 << page
of 2
>>
Sort by
Narrow your search

Resource type

article (18)


Language

English (14)

Arabic and English (4)


Year
From To Submit

2013 (18)