research centers


Search results: Found 136

Listing 11 - 20 of 136 << page
of 14
>>
Sort by

Article
FPGA Realization of Two-DimensionalWavelet and Wavelet Packet Transform
تمثيل تحويل المويجة ذات البعدين باستخدام تقنية FPGA

Authors: Mohammed N. Al-Turfi محمد ناصر حسين --- Walid A. Mahmoud وليد امين جوهر
Journal: Al-Khwarizmi Engineering Journal مجلة الخوارزمي الهندسية ISSN: 18181171 23120789 Year: 2005 Volume: 1 Issue: 2 Pages: 22-40
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

The Field Programmable Gate Array (FPGA) approach is the most recent category, which takes the place in the implementation of most of the Digital Signal Processing (DSP) applications. It had proved the capability to handle such problems and supports all the necessary needs like scalability, speed, size, cost, and efficiency.
In this paper a new proposed circuit design is implemented for the evaluation of the coefficients of the two-dimensional Wavelet Transform (WT) and Wavelet Packet Transform (WPT) using FPGA is provided.
In this implementation the evaluations of the WT & WPT coefficients are depending upon filter tree decomposition using the 2-D discrete convolution algorithm. This implementation was achieved using an FPGA Kit after building the logical circuits on the specified kit that uses the Spartan-IIE electronic library type implemented using the Xilinx Foundation Series 2.1I software.


Article
Coloring Of Gray-Scale Image Using FPGA

Author: Ammar A. Hassan
Journal: Journal of Engineering مجلة الهندسة ISSN: 17264073 25203339 Year: 2010 Volume: 16 Issue: 4 Pages: 5932-5945
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

The image processing is one from the most powerful fields in the modern DSP techniques; also it has wide range of applications this day such as image compression, filtering and coloring. However, these processes required to a huge data processing so it has a problem under real time or movie.The huge data processing under real time requires spatial processing tools such as super parallel processing computers or spatial hardware systems. This paper introduces a mechanism of coloring gray scale image algorithm through dedicated hardware devices.The FPGA devices are used as a more suitable platform for image processing applications, special methods of parallelism and pipelining technique can be reconfigured and synthesized on FPGA categories. Xilinx series are selected as a platform of coloring algorithm by transferring the color property between pair image, source (colored) and target (gray) images.The algorithm colorizes each gray scaled pixel by matching chromatic value of it with each pixel of colored image and synthesis it on the Xilinx FPGA devices using VHDL synthesizer tool. Many computational and process manners of this scheme are presented of 8-bit precision for each pixel of pair image.Finally, testing and performance of this technique obtained on ISE 4.1i software implementation and comparing results with other simulator results.

أن معالجة الصور هي واحدة من أغلب المجالات الرائعة في تقنيات معالجة الإشارة الرقمية الحديثة والتي لها مدى واسع من التطبيقات في الوقت الحاضر, مثالاً على ذلك ضغط الصور; الترشيح والتلوين. مع ذلك هذه العمليات تتطلب معالجة بيانات واسعة جداً لذلك تعتبر مشكلة ضمن تطبيقات الزمن الحقيقي والأفلام السينمائيةأن معالجة البيانات الواسعة ضمن تطبيقات الزمن الحقيقي تتطلب أدوات معالجة خاصة مثل حاسبات معالجة متوازية عالي أو منظومات كيان مادي خاصة. هذا البحث يقدم خوارزمية لتلوين الصور الرمادية من خلال أجهزة كيان مادي مخصصة. أن أجهزة الكيان المادي المسماة حيز البوابات المرتب بهيئة صفوف قابلة للبرمجة (FPGAs) والتي تستخدم أرضية جداً مناسبة لتطبيقات معالجة الصور بطرق خاصة من التقنيات المتوازية ومجموعة التقنيات شبه الموازية التي يمكن إعادة تشكلها وتراكيبها على أصناف (FPGAs).أن سلسلة Xilinx التي تم اختيارها كأرضية لخوارزمية التلوين بواسطة نقل اللون المناسب بين الصورتين ] المصدر (ملونة) والهدف (الرمادية)[.الخوارزمية المقترحة تقوم بتلوين كل نقطة رمادية بمطابقة قيمة اللون الخاص بها مع كل نقطة بالصورة الملونة وتراكيبها على أجهزة ال (FPGAs) باستخدام أدوات تراكيب بلغة الكيان المادي المسماة بـ (VHDL). عدد من الحسابات وطرق المعالجة لهذه الهيكلية يتم طرحها بدقة "8" بت لكل نقطة لكلا الصورتين.أخيراً اختبار ألأداء لهذه التقنية تم الحصول عليها من خلال برنامج البناء والتنفيذ المسمى بـ (ISE 4.1i) ومقارنة النتائج مع نتائج محاكاة أخرى.

Keywords

coloring --- Gray-scale --- DSP --- VHDL --- Xilinx --- FPGA.


Article
Implementing Fuzzy Logic Controller Using VHDL
تنفيذ مسيطر المنطق الضبابي باستخدام VHDL

Authors: Yousra A. Mohammed --- Leena K. Hashim
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2007 Volume: 25 Issue: 9 Pages: 1049-1055
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Design of a Fuzzy Logic Controller (FLC) requires more design decisions thanusual, for example rule base, inference engine, defuzzifiction, and data pre- andpost processing.This paper describes a way to implement a simple (FLC) in VHDL, there arethree parts to fuzzy controller, the fuzzification of the inputs, the defuzzificationof the outputs, and the rule base. The controller that is implemented hasdemonstrated a 2-input, 1-output fuzzy controller with 5-membership functions.This paper identifies and describes the design choices related to simple fuzzy logiccontroller, based on an international standard which is underway.In this paper, we propose a VHDL-based logic synthesis approach for designingto reduce design time. A complete description of the controller (A fuzzier,defuzzifier parts and a rule based are written in VHDL by using Active_HDL andare assembled and synthesized using logic synthesis tools of ISE4.1 software. Theefficiency of the generated hardware is explored for FPGAs technology.

ان تصميم مسيطر المنطق الضبابي يتطلب قرارات فوق العادية، على سبيل المثال بخصوص أجزاءه الثلاثة.( fuzzier, defuzzifier and a rule based)كبيئة برمجية VHDL تصف هذه المقالة كيفية تصميم هذا المسيطر البسيط بأجزاءه الثلاثة بأستخدام لغة2-input, كبيئة مادية وذلك لتقليل زمن التصميم. ان هذا المسيطر مصمم ليعمل مع (- 1 FPGA و التصف هذه المقالة ايضا اختيارات التصميم المتعلقة بهذا .(output & 5-Membership functionالمسيطر اعتمادا على القياسات الدولية الجارية.لغرض ال Active_HDL واخيرا قد تم تصميم هذا المسيطر بأجزاءه الثلاثة بأستخدام برنامجفقد تم (Implementation) والتنفيذ synthesis اما لغرض ال ,Functional Simulation.ISE بأستخدام برنامج 4.1


Article
FPGA Implementation of Multiplierless DCT/IDCT Chip
تنفيذ رقاقة لدالة تحويل الجيب تمام المتقطع ومعكوسة بلا ضارب

Authors: Dr. Ahlam Fadhil Mahmood د.أحلام فاضل محمود --- Abdulkreem Mohameed Salih عبد الكريم محمد صالح
Journal: AL-Rafidain Engineering Journal (AREJ) مجلة هندسة الرافدين ISSN: 18130526 Year: 2011 Volume: 19 Issue: 4 Pages: 55-67
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

Abstract The advance of mobile electronics technology has produced handheld appliances allowing both wireless voice and data communications. One of the most important operations in the realm of digital signal and image processing is the 2-D Discrete Cosine Transform. This paper presents a multiplierless two dimensional Discrete Cosine Transform/Inverse Discrete Cosine Transform (DCT/IDCT) based on the transpose method. In this method the 2-D DCT is obtained by taking two 1-D DCTs in series. The input data is first divided into NxN blocks and the row-wise 1-D DCT of each block is taken, the intermediate transposition is then determined and a column-wise 1-D DCT is ascertained which gives the 2-D DCT of the data. The hardware implementation is parallel, pipelined and decomposed the coefficients matrix into four power of two term(i.e:16 ) to perform shift and add operations instead of multipliers(i.e 16); it costs only 1,443 slice , and runs at maximum frequency of 82.8 MHz with a very high process throughput of 991.2 Megabits/sec when synthesized onto Spartan3-E XC3S500 FPGA device. The proposed 2-D DCT/IDCT design achieving the most demanding real-time requirements of CODEC standardized frame resolutions and rates.

الملخصأنتجَ تقدّمُ تقنيةِ الإلكترونياتِ النقَّالةِ عددِ من التطبيقات أصبحت في متناول اليد أتاحت الاتصالات اللاسلكي ونقل البياناتِ. أحدى أهم العملياتِ في عالمِ الإشارةِ الرقميةِ ومعالجة الصورةِ تحويل الجيبِ تمام المقطع ثنائي البعد. هذه الورقة تقدم معمارية تحويل الجيب تمام المتقطع ثنائي البعد ومعكوسة بلا ضارب مستندة على طريقة البعد الواحد. أذا يتم حساب تحويل ذي البعدين بتطبيق تحويل البعد الواحد على كل سطر وخزن الناتج ثم تنفيذ الخوارزمية مرة أخرى لكل عامود. التنفيذ العملي أستخدم كل من المعالجة المتوازية وتقنية خط الأنابيب مع تحليل معاملات مصفوفة العوامل الى أربعة عناصر مرفوعة للأس أثنين لكي تنجز باستخدام الإزاحة والإضافة بدل الضارب ; كلف 1443 قطعة فقط ، ويعمل على تردد 82.8 ميغاهيرتز كحد أقصى مع إنتاجية عالية جدا 991.2 ميغابت / ثانية عند توليفها على جهاز E-Spartan3. التصميم المقترح ينجز تطبيقات الزمن الحقيقي لجميع الاطارات القياسية .


Article
FPGA Implementation Of Elementary Function Evaluation Unit Using CORDIC and Lookup tables
التنفيذ المادي باستخدامFPGA لخوارزميتي كوردك وجدول المقارنة لحساب الدوال الرياضية الأولية

Authors: Basil Sh. Mahmood باسل شكر محمود --- Ehsan A. Ali إحسان عبد الستار علي
Journal: AL-Rafidain Engineering Journal (AREJ) مجلة هندسة الرافدين ISSN: 18130526 Year: 2011 Volume: 19 Issue: 2 Pages: 50-70
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

AbstractIn this paper, a hardware computing unit has been designed and implemented. This unit computes many elementary functions (such as sine, cosine, tan-1, sinh, cosh, and square root) that their computing by using software systems requires thousands of clock cycles as an execution time. The architecture of the function computation has been designed by using VHDL and placed on XC3S500E FPGA chip in Spartan 3E as a target technique. In this paper, two algorithms have been used in computing the mathematical functions, because they can be implemented using FPGA chip. The first is the Coordinate Rotation Digital Computer algorithm (CORDIC) which was introduced in 1959. It is a single unified algorithm for calculating many elementary functions including trigonometric, hyperbolic, logarithmic and exponential functions, multiplication, division and square root. The second one uses the lookup table. According to the self-similarity in the trigonometric functions, and using the techniques of parallel pipelining for the CORDIC algorithm, speedup of (24.7 - 30.3)×100% is obtained as compared with the other parallel architectures. The throughput became operation/clock pulse except the first operation whose latency was 32 clock pulse. Keywords: CORDIC, lookup table, Elementary Function, FPGA

خلاصـــــــــــــةتم في هذا البحث تصميم وتنفيذ وحدة حسابية مادية تقوم بحساب العديد من الدوال الرياضية الأولية (الجيب والجيب تمام ودالة معكوس الظل ودالتي جيب وجيب تمام القطع الزائد وكذلك الجذر التربيعي) والتي يتطلب حسابها باستخدام الأنظمة البرمجية الآلاف من نبضات الساعة كزمن تنفيذ. إن معمارية حساب كل دالة تم تصميمها باستخدام لغة وصف الكيان المادي“VHDL” وتركيبها على رقاقة XC3S500E FPGA في لوحة سبارتان 3E كتقنية هدف. في هذا البحث تم استخدام خوارزميتين لحساب الدوال الرياضية لملاءمة تنفيذهما باستخدام رقاقة (FPGA) الأولى خوارزمية الحاسب الرقمي لدوران الإحداثيات (CORDIC) التي ظهرت في عام 1959 ، والتي بإمكانها القيام بكل من عملية الضرب والقسمة وحل الدوال المثلثية والقطوع الزائدة واللوغاريتمات والجذور التربيعية، والثانية طريقة جدول المقارنة (Lookup Table). بسبب الاستفادة من خاصية التناظر في الدوال المثلثية واستخدام تقنية الأنابيب المتوازية في خوارزمية كوردك فقد تم الحصول على نسبة تسريع تتراوح بين (24.7 إلى .330)×100% بالمقارنة مع المعماريات المتوازية الأخرى. وكانت نسبة العطاء عملية واحدة لكل نبضة ساعة فيما عدا العملية الأولى التي تستغرق 32 نبضة.


Article
Fpga Based Implementation Of Concatenation Matrix
تنفيذ مصفوفة تحويلات هندسية عامة للصور باستخدام البوابات القابلة للبرمجة حقليا

Authors: Fakhraldeen H. Ali فخرالدين حامد علي --- Amar I. Dawod عمار ادريس داؤد
Journal: AL-Rafidain Engineering Journal (AREJ) مجلة هندسة الرافدين ISSN: 18130526 Year: 2010 Volume: 18 Issue: 2 Pages: 15-31
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

AbstractThe computer graphics system performance is increasing faster than any other computing application. The Geometric transformations and animation are one of the most important principle of the interactive computer graphics which are essential for modeling and viewing. This paper tends to construct a general form of matrix representation of the geometric transformations and implement it using Field Programmable Gate Array (FPGA). In addition to that the sine and cosine function evaluation is done using two techniques, the lookup table method and CORDIC algorithm. Keywords: lookup table, FPGA, geometric transformations, CORDIC.

الخلاصة إن متطلبات سرعة الأداء في مجال الرسوم الحاسوبية وتطبيقاتها في حالة تزايد مستمر حيث أن التحويلات الهندسية والتحريك تعتبر من إحدى أساسيات النمذجه وتوليد الصور المتحركة بالحاسوب . يقدم هذا البحث طريقة للتعبير عن عدد من التحويلات الهندسية للصور وتحريكها بتحويل واحد معبر عنه بمصفوفة عامة واحدة اختصارا وتنفيذ هذه المصفوفة باستخدام مصفوفة البوابات القابلة لإعادة البرمجة حقليا . بالاضافة الى ذلك يتطرق البحث الى طريقتين في تنفيذ الدالة الجيبية المطلوبة ضمن المصفوفة .


Article
Digital Hardware Implementation of Artificial Neurons Models Using FPGA
تنفيذ الكيان المادي الرقمي لنماذج خلايا عصبية اصطناعية باستخدام مصفوفة البوابات المبرمجة حقليا

Authors: Sa'ad Ahmed Al-Kazzaz سعد أحمد القزاز --- Rafid Ahmed Khalil رافد احمد خليل
Journal: AL-Rafidain Engineering Journal (AREJ) مجلة هندسة الرافدين ISSN: 18130526 Year: 2009 Volume: 17 Issue: 2 Pages: 12-24
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

Abstract This paper present the digital implementation of multiply-accumulate (MAC) circuit of artificial neuron using FPGA (Field Programmable Gate Array) including three types of nonlinear activation functions: hardlims, satlins and tansig. A VHDL hardware description Language codes are used to implement the neuron using XC3S500E-FG320 Xilinx FPGA device. The simulation results obtained with Xilinx Foundation 8.2i software are presented. The results are analyzed in terms of usage percentage of chip resources and maximum working frequency. Keyword:- Artificial Nouron , FPGA , Neural Network

الخلاصة يقدم هذا البحث طريقة لتنفيذ الكيان المادي الرقمي المبني على مصفوفة البوابات المبرمجة حقلياً ( FPGA ) لدائرة ضرب - تجميع (MAC ) لخلية عصبية اصطناعية ولثلاثة أنواع مختلفة من الدوال التفعيل الغير خطية :- ( hardlims , satlins , tansig ) . حيث تم تطوير برمجيات لتنفيذ الخلايا العصبية الاصطناعية على شريحةFPGA ) ( نوع XC3S500E-FG320 إنتاج شركة Xilinx . ان كافة نتائج المحاكات لإشارات الإدخال والإخراج المختلفة التي عرضت في هذا البحث ، تم الحصول عليها باستخدام بيئة العمل البرمجية Xilinx Foundation 8.2i والخاصة بشريحة (FPGA) المستخدمة. وقد تم تحليل كافة نتائج التنفيذ المادي بالاعتماد على النسب المئوية لاستهلاك الموارد المادية لشريحة (FPGA ) وكذلك القيمة العظمى لتردد الاشتغال لكل نموذج منفذ.


Article
Anti-Aliased DDA
تنعيم المستقيم المرسوم بالمحلل الرقمي التفاضلي

Author: Fakhraldeen Hamid Ali فخرالدين حامد علي
Journal: AL-Rafidain Engineering Journal (AREJ) مجلة هندسة الرافدين ISSN: 18130526 Year: 2009 Volume: 17 Issue: 2 Pages: 25-34
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

Abstract Bit-mapped images are prone to the jaggies (stair-step effect along edges) because the computer uses small dots to build images. This effect is called aliasing and the technique used to reduce it is called antialiasing. This paper investigates aliasing along straight line segments or edges, its origin, and how it is affected by the orientation or slope of the segment. A method for antialiasing or smoothing the straight line segments by modifying the intensity of the pixels is presented. Hardware implementation of this method is finally formulated and tested using Field Programmable Gate Arrays (FPGA). Keywords: pixel, jaggies, antialiasing, raster, FPGA.

الخلاصةتتعرض الرسوم المرسومة بالحاسوب الى ظهور مايشبه الدرج على طول الحافات المستقيمة وذلك بسب بناء هذه الرسوم من نقاط صورية محددة. في هذا البحث عرض و تحليل لهذه الظاهرة واسباب حدوثها وكيفية تأثر هذه الظاهرة بزاوية او ميل المستقيم . للتقليل من ظاهرة التدرج او لتنعيم المستقيم يتم معاملة لون او الكثافة الضوئية للنقاط التي تستخدم في بناءه اعتماداً على بعد مركز النقطة الصورية عن المستقيم .اضافة الى ذلك يقدم هذا البحث تصميما بسيطاً للخوارزمية المعتمدة على الطريقة المذكورة منفذة بالكيان المادي بالاعتماد على مصفوفة البوابات المبرمجة حقلياً .

Keywords

Keywords: pixel --- jaggies --- antialiasing --- raster --- FPGA.


Article
Design and Implementation of A Fpga Based Software Defined Radio Using Simulink HDL Coder
تصميم و بناء راديو معرف برمجيا بمصفوفة البوابات المبرمجة الواسعة بأستخدام مشفر لغة الكيان المادي الكتلي

Authors: Hikmat N. Abdullah --- Hussein A. Hadi
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2010 Volume: 28 Issue: 23 Pages: 6750-6768
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

This paper presents the design procedure and implementation results of aproposed software defined radio (SDR) using Altera Cyclone II family board. Theimplementation uses Matlab/SimulinkTM, Embedded MatlabTM blocks, and Cyclone IIdevelopment and educational board. The design is first implemented inMatlab/SimulinkTM environment. It is then converted to VHDL level using SimulinkHDL coder. The design is synthesized and fitted with Quartus II 9.0 Web Edition®software, and downloaded to Altera Cyclone II board. The results show that it is easyto develop and understand the implementation of SDR using programmable logictools. The paper also presents an efficient design flow of the procedure followed toobtain VHDL netlists that can be downloaded to FPGA boards

( SDR ) هذا البحث يعرض خطوات التصميم ونتائج البناء لمنظومة راديو معرف برمجاوقد .Altera CycloneII من عائلة ( FPGA ) باستخدام لوح مصفوفة البوابات المبرمجة الواسعةCycloneII ولوح Embedded MatlabTM و Matlab/SimulinkTM استخدم البناء الادواتثم بعد ذلك تم تحويله Matlab/simulinkTM التعليمي. في البدء تم بناء التصميم باستخدام محيطومن ثم تم تركيب Simulink HDL Coder باستخدام برنامج التحويل VHDL الى شفرةQuartus II 9.0 Web باستخدام البرنامج Altera Cyclone II وملائمة التصميم بما يناسب لوحومن ثم حقنه في اللوح المذكور. النتائج التي تم الحصول عليها بينت بانه من السهل Edition®باستخدام الادوات المنطقية المبرمجة. كما قد عرض البحث مخطط SDR بناء وتطوير منظومةبالامكان حقنها VHDL انسيابي لطريقة تصميم كفوءة بالامكان استخدامها للحصول على شفرات.Matlab/SimulinkTM لتصاميم تم انشاؤها باستخدام FPGA في الواح ال


Article
Reconfigurable Self-Organizing Neural Network Design and it's FPGA Implementation
التصميم المادي على رقاقة FPGA للشبكة العصبية المنظمة للخواص ذاتيا

Loading...
Loading...
Abstract

AbstractThe use of Kohonen self-organizing feature maps in real time applications requires high computational performance, especially for embedded systems and hence neural network chips are essential. A digital architecture of Kohonen neural network with learning capability and on-chip adaptation and storage is proposed with the implementation of Kohonen Self-Organizing Map (SOM) neural networks on the low-cost Spartan-3 FPGAs. The architecture of this digital chip based on the idea that some assumptions for the restrictions of the algorithm can simplify the implementation. Using the Manhattan distance, a special treatment of the adaptation factor, and neighborhood functions will decrease the necessary chip area so that a high number of processing elements can be integrated on one chip. Keywords: FPGA, Weight Vectors, Manhattan distance, Learning

الخلاصةإن استخدام شبكة كوهون العصبية المنظمة للخواص ذاتيا يتطلب قيامها بأداء حسابات كثيرة الأمر الذي يستدعي تنفيذ هذه الحسابات تنفيذا ماديا لا برمجيا و خاصة عندما تكون هذه الشبكة جزءا في المنظومات المطمورة . إن التصميم الرقمي المقترح لهذه الشبكة تم إسقاطه على رقاقة FPGA ثم تم فحص أداء الرقاقة الناتجة . يستطيع الكيان المادي المنفذ لهذه الشبكة تنفيذ طوري الشبكة , طور التعلم و طور الفحص , وبذلك لا نحتاج احتساب أوزان الشبكة لحل مسألة ما بوساطة حاسبة خارجية ثم خزن هذه الأوزان في ذاكرة الشبكة , و إنما تقوم الشبكة هي بحساب الأوزان في طور التعلم و بذلك نستطيع استخدام نفس الرقاقة لحل أية مسألة. ولتقليل حجم الرقاقة المطلوبة للتصميم و زيادة سرعة التنفيذ قمنا بتحوير و تقريب بعض العلاقات الرياضية كاستخدام مسافة منهاتن بدلا من المسافة الاقليدية أو استخدام الجداول الحسابية بدلا من حساب العلاقات الرياضية.

Listing 11 - 20 of 136 << page
of 14
>>
Sort by
Narrow your search

Resource type

article (136)


Language

English (112)

Arabic and English (18)

Arabic (3)


Year
From To Submit

2020 (2)

2019 (6)

2018 (9)

2017 (7)

2016 (10)

More...