research centers


Search results: Found 15

Listing 1 - 10 of 15 << page
of 2
>>
Sort by

Article
Reduction of the error in the hardware neural network
تقليل مستوى الخطأ لبناء الشبكة العصبية

Author: Dhafer r. Zaghar ظافر رافع زغير
Journal: Al-Khwarizmi Engineering Journal مجلة الخوارزمي الهندسية ISSN: 18181171 23120789 Year: 2007 Volume: 3 Issue: 2 Pages: 1-7
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

Specialized hardware implementations of Artificial Neural Networks (ANNs) can offer faster execution than general-purpose microprocessors by taking advantage of reusable modules, parallel processes and specialized computational components. Modern high-density Field Programmable Gate Arrays (FPGAs) offer the required flexibility and fast design-to-implementation time with the possibility of exploiting highly parallel computations like those required by ANNs in hardware. The bounded width of the data in FPGA ANNs will add an additional error to the result of the output. This paper derives the equations of the additional error value that generate from bounded width of the data and proposed a method to reduce the effect of the error to give an optimal result in the output with a low cost.

ان عملية بناء الشبكات العصبية الذكية (ANNs) باستخدام المكونات المادية يكسبها سرعة عالية مقارنه بالبرامجيات التي تنفذ على معالج احادي مايكروي و ذلك بسبب كون البناء باستخدام المكونات المادية يعتمد على المعالجة المتوازية. ان واحدة من احدث طرق البناء المادي المستخدمه هي مصفوفة البوابات الواسعة القابلة للبرمجة (FPGA) و التي تتميز بالمرونة و السرعة العالية. ان من محددات البناء باستخدام المكونات المادية هي كون ناقل البيانات محدد بسعة معينة ثابته و هذا التقييد يسبب اضافة نسبة خطاء الى النتائج النهائية. سيقوم هذا البحث باشتقاق المعادلات التي تمثل نسبة الخطاء الاضافي و تقترح طريقة مناسبه لتقليل هذا الخطاء و بزيادة كلفة قليلة للحصول على نسبة خطاء قليلة مع كلفة غير عالية.

Keywords

Neural --- co-processor --- DSP --- FPGA --- ISE 4.1i software --- adder --- multiplier.


Article
Complete Neural Network on a Single FPGA Chip
بناء شبكة عصبية باستخدام FPGA واحدة

Author: Dhafer R. Zaghar ظافر رافع زغير
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2010 Volume: 14 Issue: 3 Pages: 53-69
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

This paper presents a hardware implementation approach for Neural Networks (NNs) on a Programmable System-On-Chip. This is an intrinsic online evolution system that can be genetically evolved and adapted to change in input data patterns dynamically without any need for multiple Field Programmable Gate Array (FPGA) reconfigurations to accommodate various network structure/parameter changes. This will remove a considerable bottleneck for performance.The hardware implementation of NN using FPGA has two main problems. First it is required a large cost because it has a large number of multipliers, lock up tables (LUTs) and adders. Second the additional error that generate from the truncation of numbers when each value in software has minimum 64-bit while it has in hardware maximum 16-bit.This paper discusses combinations methods to reduce the cost and increase the speed of NN and propose a novel approaches to removes a considerable bottleneck and reduce the cost of a NN to plausible range under FPGA hardware.

هذا البحث يناقش اساليب البناء المادي (hardware implementation) للشبكات المخيه (Neural Networks) باستخدام اسلوب بناء النظام في قطعه واحده قابله للبرمجه (Programmable System-On-Chip). وهذا الاسلوب يعطي نظام مرن و قابل للتعديل دون الحاجه الى عدة قطع من مصفوفة البوابات الواسعه القابله للبرمجه (FPGA) و هذا بدوره يؤدي الى ازالة معظم العقبات التي تقلل من كفاءه النظام. ان اسلوب البناء المادي للشبكات المخيه باستخدام مصفوفة البوابات الواسعه القابله للبرمجه يملك مشكلتان اساسيتان الاولى انه يتطلب حجم كبير بسبب العدد الكبير من وحدات الضرب و الجدوله و الجمع. اما المشكله الثانيه فهي نسبه الخطأ الكبيره التي تنتج من عمليه تقليص سعه الرقم و التي تتمثل ب 64 خانه على الاقل في حالة البرامجيات ولكنها في حالة البناء المادي لا تتعدى 16 خانه. ان هذا البحث سيناقش طرق مركبه لتقليل الكلفه و زيادة السرعة للشبكات المخيه لغرض ازالة العقبات و تقليص حجمها بحيث تصبح ذات حجم يمكن بناءه في قطعة واحده من مصفوفه البوابات الواسعه القابله للبرمجه.


Article
Design and Implementation of a High Speed and Low Cost Hybrid FPS/LNS Processor Using FPGA
تصميم وبناء معالج FPS/ LNS مهجن سريع وقليل الكلفة باستخدام FPGA

Author: Dhafer R. Zaghar ظافر رافع زغير
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2010 Volume: 14 Issue: 3 Pages: 86-104
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

In the world of the computer data processing there are two main groups of processors first the microprocessor group that use the floating point system (FPS) and the TMS processor group that use logarithmic number system (LNS). There are many works and ideas to improve the two types and mixed between them but the main drawback of these works is that "there are no common rules to measure the efficiency of each work and compare between them". This paper presents some logical and fair rules to measure the efficiency of the processor as a first step on the true way to implement a good process. Hence, this way has three main phases. First, classify the mathematics operations and deduce the approximation weight of each operation in the computer data processing such as general digital signal processing (DSP) fields, fast Fourier transform (FFT), filtering and neural network (NN). The second phase is proposing the design of an optimal process that has a high speed and low cost. The third phase is modifying the optimal design to implement it in the field programmable gate array (FPGA) media. Then, this paper will use the new rules to measure the efficiency of the proposed design and compared it with previous works. Also it will give the most important conclusions that will to steer the designer to implement a high speed and low cost processor.

يوجد في ميدان معالجة البيانات بالحاسبة مجموعتان من المعالجات الاولى تعتمد على نظام الفارزة الحرة العددي (FPS) و الاخرى تعتمد على النظام العددي اللوغارتمي (LNS). ان هناك عدد كبير من الاعمال التي تتناول هذا الميدان و تستعرض كم كبير من الطرق و الافكار التي تساعد على تحسين اداء هذه المعالجات او المزاوجة بينها, الا ان المشكلة المشتركة بين هذه الاعمال تكمن في عدم و جود قواعد متفق عليها لقياس الكفاءه لكل عمل و المقارنة بينها. سيحاول هذا البحث و ضع قواعد عادلة لقياس الكفاءة كخطوة اولى في الطريق الصحيح لبناء معالج جيد, و هذه العملية تتضمن ثلاث خطوات اساسيه الاولى تقوم بتصنيف العمليات الرياضية و تحاول تخمين المقدار التقريبي لنسبة الاستخدام لهذه العمليات و ذلك في المجالات الحاسوبية المختلفة ضمن نطاق معالجة البيانات مثل معالجة الاشارة الرقمية (DSP) و تحويل فورير السريع (FFT) و الترشيح (filtering) و الشبكات العصبية (NN). اما الخطوة الثانية فتتضمن وصف تصميم معالج ذو سرعة عالية و كلفة قليلة. اما الخطوة الثالثة فتقوم بتحوير التصميم لغرض بناءه بواسطة مصفوفة البوابات المبرمجة الواسعة (FPGA). بعد ذلك سنستخدم القواعد الجديدة لاختبار كفاءة المعالج المقترح و مقارنتة مع الاعمال السابقة و اخيرا سيعطي البحث خلاصة تساعد المصمم لبناء معالج ذو سرعة عالية و كلفة قليلة.

Keywords

Floating point --- LNS --- DSP --- FFT --- NN --- FPGA --- processor --- mathematical operations --- piecewise.


Article
A New Theory for Multiple Valued Logic Using Convert-Coded-Collect (CCCi)Space

Author: Dhafer R. Zaghar ظافر رافع زغير
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2012 Volume: 16 Issue: 1 Pages: 212-231
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

The Multiple Valued Logic (MVL) is one of the keys to building processors in the futurebecause the use of the MVL in control and uP will reduce the number of instruction that necessary to solve problems and it increases the parallelism. The MVL will increase the speed of the systems and reduce the required memory size and reduce the connections.This paper proposed a new theory to extend the binary logic as operations in new space called Convert-Coded-Collect space (CCCi). The CCCi space is a closed space has i integer values, it used to convert the input to the output in three phases called convert phase, coded phase and collect phase respectively. The CCCispace carries out with any integer number of MVLs that depend on the value of i. This paper will discuss two cases of the CCCi space, first two values (i=2) that called CCC2; it will prove the CCC2 is more efficient from than the Boolean algebra. The other case for this space is CCC4 that has 4 values MVL. This theory is a useful MVL so it has simple functions witha package of advantages.This paper will discuss an example to design a logic multiplier under Boolean logic, under CCC2 space and under CCC4space to show the advantages of the new theory.

المنطق المتعددة المستويات (MVL) هو احد المفاتيح الاساسية لبناء المعالجات في المستقبل لان استخدام المنطق المتعددة المستويات في السيطرة والمعالج الدقيق (uP) سوف يقلل من عدد التعليمات اللازمة لحل المشاكل وانها سوف تزيد من عملية التوازي. المنطق المتعددة المستويات سوف يزيد سرعة النظم وتقليل حجم الذاكرة المطلوبة وتقليل الاتصالات.اقترحت هذه الورقة نظرية جديدة لتوسيع المنطق الثنائي كعمليات في فضاء جديد يسمىفضاء تحويل -ترميز -تجميع (Convert-Coded-Collect space (CCCi)). الفضاء هو فضاء مغلق يملك iمن القيم الصحيحة تستخدم لتحويل المدخلات الى المخرجات في ثلاث مراحل تدعى مرحلة تحويل و مرحلة ترميز و مرحلة تجميع على التوالي. فضاء تحويل -ترميز -تجميع يعمل مع أي عدد صحيح من MVLsاعتمادا على قيمة i. هذا البحث سيناقش حالتين من حالات فضاء تحويل -ترميز -تجميع الاول للقيمه اثنين (i=2) والذي سيدعىCCC2 وهي سوف تثبت انه أكثر كفاءة من الجبر البوليني (Boolean algebra). حالة أخرى لهذا الفضاء هو CCC4والذي يملك 4 قيم للمنطق المتعددة المستويات (4 MVL). هذه النظرية للمنطق المتعددة المستويات هي مفيدة بحيث تعطي منطق متعددة المستوياتيملك دوال بسيطة معحزمة من الميزات. ان هذا البحث سوف يستعرض مثال للتصميم لدائرة ضرب منطقي بواسطة المنطق البلوني و فضاء CCC2 و فضاء CCC4 لبيان ميزات هذه النظرية.


Article
CREATION A NEW MATHEMATICS RELATIONS USING ENGINEERING APPROACHES
ابداع لعلاقات رياضية جديدة لاستعمال المسارات الهندسية

Author: Dhafer R. Zaghar ظافر رافع زغير
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2009 Volume: 13 Issue: 4 Pages: 69-74
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

The mathematics laws, relations and functions are the guide for all the engineering designs and applications. This guide will simplified the work in the design phase but it capture the design in some times because the conditions of high accuracy in mathematics values. This accuracy not accepted any approximation in opposite side the values in the engineering fields that have small approximation in all times. This paper will propose a novel approach with its proves to replacement some complex functions with a more simplicity functions that have approximate general shape, then modified the alternative functions to approximate them values for all times, i.e. reduce the error (maximum and accumulated) between the original function and the alternative function. This paper discusses a new mathematics relation between some functions spatially the unintegralable functions such as arctan, arctanh, Gaussian and other functions. This relation will detect and prove using an engineering approach such as successive approximation in C++ programming also this paper will discuss the other derivatives for these relations if found. Finally it will give some important direct applications with some future expansions in this field.

ان القوانين و العلاقات و الدوال الرياضية هي الموجه لكل التصاميم و الحسابات الهندسية. ان هذا الموجه بالرغم من تبسيطه للعمل في مرحلة االتصميم الا انه يقيد التصميم في بعض الاحيان بسبب الدقة العالية المطلوبة في العمليات الرياضية. هذه الدقة لاتقبل اي تقريب بخلاف المجالات الهندسية التي تتسم بالتقريب البسيط دائما. ان هذا البحث يقترح طريقة جديدة مع الاثباتات اللازمة لابدال بعض الدوال المعقدة مع اخرى اكثر بساطة و لكنها تملك نفس الشكل العام ثم تطوير الدالة البديلة لتقليل الفرق بينها وبين الدالة الاصلية.كما ان هذا البحث سيناقش علاقات جديده و خاصة الدوال الغير قابلة للتكامل مثل الدالة الظل المثلثيه (tan) ودالة الظل البيضويه المثلثيه المقلوبه (arctanh) و دالة .(Gaussian) ان هذه العلاقات سوف تبين و تثبت باستخدام اساليب هندسيه مثل التقريب المستمر (successive approximation) وبرمجهه بلغة سي (C++) لايجاد هذه العلاقه المباشره و العلاقات المشتقه منها و كذلك سيركز على بعض التطبيقات الهندسيه المباشره لها مع بعض المقترحات المستقبلية.


Article
New Method To Implement Low Cost and High Speed 2D QMF

Authors: Dhafer R. Zaghar --- Ammar A. Hassan
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2005 Volume: 24 Issue: 8 Pages: 1052-1059
Publisher: University of Technology الجامعة التكنولوجية


Article
A NEW FAMILY OF CHAIN FUNCTIONS
عائلة جديدة من الدوال السلسلية

Author: . Dhafer R. Zaghar ظافر رافع زغير
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2013 Volume: 17 Issue: 5 Pages: 55-68
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

The simulation of the systems required to a mathematic functions, these functions are the arms of the mathematics in the engineering fields and they are used to describe the elements and relations of the systems. This paper proposed a new function annex to the mathematics library to increases the flexibility of the work in the engineering fields; this function is called Dhafer's function. The main structure for Dhafer's function is an empty function called the mother equation, it is continues piecewise with chain form. The mother equation will charged in optional operations to generate a family of functions. These functions are inherent the properties of the mother equation also each element in this family has its special properties. This family of functions has a large amount of advantages over the known functions to day. The mother equation has three sections the first one is the positive section that is a function to the instantaneous value of the independent variable and the previous value of the function connected by general operator that will call Dhafer operator. The second part is any suitable inverse for the positive section, while the third section is the initial part that is a simple function or constant value that connects the first and the second parts of the function. Some functions in this family have distinct properties such as the continuous factorial and the very fast growing function. The generalization and universe of these equations in the general form called Dhafer's chain function family.

إن محاكاة الأنظمة يتطلب إلى دوال رياضية, وهذه الدوال هي اذرع الرياضيات في المجال الهندسي والتي ستستخدم لوصف العناصر والعلاقات المكونة للأنظمة. إن هذا البحث سيطرح دالة جديدة تضاف غالى مكتبة الرياضيات الغاية منها زيادة مرونة العمل في المجال الهندسي. هذه الدالة ستدعى دالة ظافر, إن الهيكل الأساسي لدالة ظافر هي دالة فارغة تدعى المعادلة الأم وهي دالة قطعية (piecewise) مستمرة بهيكل سلسلي (chain). أن الدالة الأم ستحمل بعمليات رياضية مناسبة لتوليد عائلة من الدوال. هذه الدوال سوف ترث خواص الدالة الأم مع احتفاظ كل دالة بخواص خاصة بها. هذه العائلة من الدوال ستملك خواص كثيرة لاتمتلكها الدوال المعروفة. أن معادلة الدالة الأم تملك ثلاث مقاطع الأول هو المقطع الموجب والذي هو دالة تعتمد على قيمة المتغير الحر والقيمة السابقة للدالة وهذه القيم ستربط بواسطة عملية عامة ستدعى عملية ظافر. المقطع الثاني هو إي ضديد مناسب للمقطع الموجب, بينما يمثل المقطع الثالث هو مقطع الحالة الأولية والذي سيكون دالة بسيطة أو قيمة ثابتة تستطيع ان تصل بين المقطع الأول والثاني. بعض إفراد هذه العائلة تمتلك خواص متميزة مثل المفكوك المستمر والدوال النامية بسرعة. ان مجموعة هذه الدوال والمعادلات ستجمع تحت عنوان عام هو عائلة دوال ظافر السلسلية


Article
Secure and Energy Efficient Key Management Protocol for Ad hoc Sensor Network
نظام آمن ذو استهلاك قليل للطاقة لادارة مفاتيح شبكات التحسس اللاسلكية

Authors: Yaarob M. Nafel --- Bassim Abdulbaki Juma --- Dhafer R. Zaghar
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2009 Volume: 27 Issue: 11 Pages: 2189-2204
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Recent advances in wireless communications and electronics have helped todevelop sensor nodes which are low-cost, low-power, multifunctional, small in sizeand communicate in short distances. These tiny sensor nodes, which consist ofsensing, data processing, and communicating components, leverage the idea ofsensor networks. Ad hoc sensor network is a multihop network made of hundredsof sensor nodes.This Paper presents a proposed secure and energy efficient decentralized keymanagement protocol. The proposed protocol combines three schemes; keyestablishment, key update and new node addition scheme. The energy consumptionof the proposed key management is analyzed and compared with those of theformal protocols. The analysis shows an advantage in term of energy consumptionover the previous work.

التقدم الحاصل في مجال الالكترونيات و الاتصالات ساهم في تطوير اجهزة تحسس رخيصةالثمن و اقتصادية في استهلاك الطاقة و متعددة الوظائف و صغيرة الحجم و ذات مدى اتصالقصير.هذه المتحسسات الصغيرة الحجم التي تتكون من وحدة معالجة البيانات و جهاز اتصال لاسلكي,ساعدت في بلورة فكرة شبكة المتحسسات اللاسلكية. تتكون هذه الشبكات من المئات منالمتحسسات التي تعتمد في الاتصال فيما بينها على مبدا القفز المتعدد. ان هذا النوع من الشبكاتيواجه العديد من التحديات واهمها هو محدودية مصدر الطاقة التي يعتمد عليها المتحسس. حيثانها لا تعتمد على مصدر طاقة مستمر في عملها بل على البطاريات. و لضمان اداء هذهالشبكات بشكل كفوء يجب ان يكون هناك انظمة امنية تقوم بحماية التطبيقات التي تعمل من اجلهاهذه الشبكات. من اهم المتطلبات هو ضرورة تقييم احتياجات الطاقة.هذا البحث يقترح نظام لامركزي آمن و كفوء لادارة المفاتيح و يتضمن هذا النظام ثلاث مهامجرى .Key establishment, Key update and New node addition : فرعية وهيدراسة هذا النظام مع اجراء مقارنة مع النظم المتعارف عليها و اظهرت النتائج كفاءة النظامالمقترح في استهلاك الطاقة مقارنة بالنظم السابق


Article
A Novel Approach to Deducing of the Data- PAPR Relation for OFDM System

Authors: Dhafer R. Zaghar ظافر رافع --- Tahreer Sh. Mahmoud
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2012 Volume: 16 Issue: 3 Pages: 104-117
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

Orthogonal Frequency Division Multiplexing (OFDM) is a very attractive technique for high-data-rate transmission in wireless and wired applications. The main drawback of the OFDM technique is its high peak to average power ratio (PAPR). Several approaches exist to reduce PAPR of OFDM symbols. All the previous approaches have a common disadvantages that are not having a scientific or mathematics rules to prove them or to measure the effect of these methods on PAPR. This paper will propose a useful model for the relation between the input data and output PAPR as main aim. This aim satisfies in two steps: 1- Study and analyze the effect of peak value (PV) problem in OFDM system, that intern influence directly in the value of PAPR. 2- Conclude the results in a graphical model to joint the relation between the input data and output PAPR.

ان متعامد التردد بالتقسيم العمودي (OFDM) هي تقنية جذابة للغاية لنقل البيانات العالية في معدل التطبيقات السلكية واللاسلكية. العيب الرئيسي من هذه التقنية هو حصول نسبة عالية بين اعلى قيمة ممكنة ومتوسط القوة (PAPR). وتوجد عدة مناهج للحد من هذه النسبة. لكن جميع المناهج السابقة لها مساوئ مشتركة والتي هي لا وجود لقواعد علمية أو رياضية لاثباتعا أو لقياس مدى تأثير هذه الأساليب على PAPR. هذا البحث سوف يقترح نموذجا مفيدا للعلاقة بين البيانات المدخلة والإخراج PAPR كهدف رئيسي. يلبى هذا الهدف في خطوتين : 1 - دراسة وتحليل أثر مشكلة قيمة الذروة (PV) في نظام متعامد التردد بالتقسيم العمودي (OFDM) ، التي تؤثر مباشرة في قيمة PAPR.2 - استخلاص النتائج في نموذج بياني للعلاقة المشتركة بين البيانات الداخلة و الإخراج PAPR.

Keywords

OFDM system --- PAPR --- peak value --- graphical model --- BFSK.


Article
Design and Implementations of a Mobile Target Tracking System Using FPGA
تصميم وتنفيذ نظام تتبع للهدف المتحرك باستخدام الFPGA

Authors: Laiyth M. Al-Rawi --- Dhafer R. Zaghar --- Ekhlas H. Karam
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2014 Volume: 32 Issue: 11 Part (A) Engineering Pages: 2627-2647
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

The design and implementations of a mobile target tracking system using field-programmable gate array (FPGA) are presented in this work. The idea of variable dimension (VD) filter which is used for tracking the nonmaneuver and maneuvering target is simplified and demonstrated by the FPGA implementations. In general, the VD filter consist of two different Kalman filter dimensions and the fading memory detection scheme. In this tracking algorithm, the first Kalman filter is operates in its normal mode in the absence of any maneuvers, at same time, from the property of the innovation sequence and state estimates of this filter, the fading memory detector switch is used to determine that a maneuver is occurring, once a maneuver is detected the second augmented Kalman filter which uses a different state model is used to track the target in maneuvering motion course. In this paper, the single Kalman filter is used to replace the second augmented filter of the VD algorithm, in this case when the maneuver is occur, the single filter is used in parallel with the first Kalman filter to track the target in maneuvering motion course without modifying the operation of the first Kalman filter. This step will simplified and reduce the calculation of the VD filter.The implementation for this system using FPGA will discuss in details, it will resulted to implement a low cost and mobile tracking system with high flexibility. Many of the general results presented in this paper are also useful for performance evaluation of this simplified variable dimension (SVD) filter algorithm as a compared with the VD filter algorithm.

في هذا العمل تم عرض التصميم والتنفيذ لنظام تتبع الهدف المتحرك باستخدام بوابة مجموعة الميدان للبرمجة (FPGA). حيث ان فكرة البعد المتغير (VD) مرشح الذي يستخدم لتتبع لهدف المناور وغير المناورة ا يتم تبسيطه وتعزيزة بواسطة تنفيذ ال FPGA. بشكل عام، مرشح VD يتكون من مرشحي كالمان مختلفين ألابعاد ونظام الكشف fading memory. في خوارزمية التتبع هذه ، مرشح كالمان ألاول يعمل في الوضع العادي في غياب أي مناورات، في الوقت نفسه، من خصائص التقديرات المتسلسله وتخمين الحالة لهذا المرشح، يتم استخدام الكاشف fading memory لتحديد أن مناورة حدثث، بمجرد الكشف عن مناورة فان مرشح كالمان المضاف الثاني والذي يستخدم نموذج مختلف يستعمل لتتبع الهدف خلال فترة المناورة.في هذا البحث, تم استخدام كالمان فلتر المفرد ليحل محل المرشح الثاني المضاف في خوارزمية ال VD ، في هذه الحالة عند حدوث المناورة ، يتم استخدام مرشح كالمان المفرد في نفس الوقت مع مرشح كالمان ألاول لتتبع الهدف خلال فترة المناورة دون تعديل في عمل مرشح كالمان الاول. وهذه الخطوة سوف تبسط وتقلل من حسابات مرشح VD. التنفيذ لهذا النظام باستخدام FPGA سوف يناقش بالتفاصيل، وسوف يؤدي إلى تنفيذ نظام تتبع للهدف المتحرك منخفض التكاليف و ذات مرونة عالية. العديد من النتائج العامة الواردة في هذا البحث هي أيضا مفيدة لتقييم أداء خوارزمية التصفية (SVD) هذه مقارنتا مع خوارزمية التصفية (VD).

Listing 1 - 10 of 15 << page
of 2
>>
Sort by
Narrow your search

Resource type

article (15)


Language

Arabic and English (10)

English (4)


Year
From To Submit

2014 (1)

2013 (3)

2012 (2)

2010 (3)

2009 (2)

More...