research centers


Search results: Found 9

Listing 1 - 9 of 9
Sort by

Article
Reduction of the error in the hardware neural network
تقليل مستوى الخطأ لبناء الشبكة العصبية

Author: Dhafer r. Zaghar ظافر رافع زغير
Journal: Al-Khwarizmi Engineering Journal مجلة الخوارزمي الهندسية ISSN: 18181171 23120789 Year: 2007 Volume: 3 Issue: 2 Pages: 1-7
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

Specialized hardware implementations of Artificial Neural Networks (ANNs) can offer faster execution than general-purpose microprocessors by taking advantage of reusable modules, parallel processes and specialized computational components. Modern high-density Field Programmable Gate Arrays (FPGAs) offer the required flexibility and fast design-to-implementation time with the possibility of exploiting highly parallel computations like those required by ANNs in hardware. The bounded width of the data in FPGA ANNs will add an additional error to the result of the output. This paper derives the equations of the additional error value that generate from bounded width of the data and proposed a method to reduce the effect of the error to give an optimal result in the output with a low cost.

ان عملية بناء الشبكات العصبية الذكية (ANNs) باستخدام المكونات المادية يكسبها سرعة عالية مقارنه بالبرامجيات التي تنفذ على معالج احادي مايكروي و ذلك بسبب كون البناء باستخدام المكونات المادية يعتمد على المعالجة المتوازية. ان واحدة من احدث طرق البناء المادي المستخدمه هي مصفوفة البوابات الواسعة القابلة للبرمجة (FPGA) و التي تتميز بالمرونة و السرعة العالية. ان من محددات البناء باستخدام المكونات المادية هي كون ناقل البيانات محدد بسعة معينة ثابته و هذا التقييد يسبب اضافة نسبة خطاء الى النتائج النهائية. سيقوم هذا البحث باشتقاق المعادلات التي تمثل نسبة الخطاء الاضافي و تقترح طريقة مناسبه لتقليل هذا الخطاء و بزيادة كلفة قليلة للحصول على نسبة خطاء قليلة مع كلفة غير عالية.

Keywords

Neural --- co-processor --- DSP --- FPGA --- ISE 4.1i software --- adder --- multiplier.


Article
Complete Neural Network on a Single FPGA Chip
بناء شبكة عصبية باستخدام FPGA واحدة

Author: Dhafer R. Zaghar ظافر رافع زغير
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2010 Volume: 14 Issue: 3 Pages: 53-69
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

This paper presents a hardware implementation approach for Neural Networks (NNs) on a Programmable System-On-Chip. This is an intrinsic online evolution system that can be genetically evolved and adapted to change in input data patterns dynamically without any need for multiple Field Programmable Gate Array (FPGA) reconfigurations to accommodate various network structure/parameter changes. This will remove a considerable bottleneck for performance.The hardware implementation of NN using FPGA has two main problems. First it is required a large cost because it has a large number of multipliers, lock up tables (LUTs) and adders. Second the additional error that generate from the truncation of numbers when each value in software has minimum 64-bit while it has in hardware maximum 16-bit.This paper discusses combinations methods to reduce the cost and increase the speed of NN and propose a novel approaches to removes a considerable bottleneck and reduce the cost of a NN to plausible range under FPGA hardware.

هذا البحث يناقش اساليب البناء المادي (hardware implementation) للشبكات المخيه (Neural Networks) باستخدام اسلوب بناء النظام في قطعه واحده قابله للبرمجه (Programmable System-On-Chip). وهذا الاسلوب يعطي نظام مرن و قابل للتعديل دون الحاجه الى عدة قطع من مصفوفة البوابات الواسعه القابله للبرمجه (FPGA) و هذا بدوره يؤدي الى ازالة معظم العقبات التي تقلل من كفاءه النظام. ان اسلوب البناء المادي للشبكات المخيه باستخدام مصفوفة البوابات الواسعه القابله للبرمجه يملك مشكلتان اساسيتان الاولى انه يتطلب حجم كبير بسبب العدد الكبير من وحدات الضرب و الجدوله و الجمع. اما المشكله الثانيه فهي نسبه الخطأ الكبيره التي تنتج من عمليه تقليص سعه الرقم و التي تتمثل ب 64 خانه على الاقل في حالة البرامجيات ولكنها في حالة البناء المادي لا تتعدى 16 خانه. ان هذا البحث سيناقش طرق مركبه لتقليل الكلفه و زيادة السرعة للشبكات المخيه لغرض ازالة العقبات و تقليص حجمها بحيث تصبح ذات حجم يمكن بناءه في قطعة واحده من مصفوفه البوابات الواسعه القابله للبرمجه.


Article
Design and Implementation of a High Speed and Low Cost Hybrid FPS/LNS Processor Using FPGA
تصميم وبناء معالج FPS/ LNS مهجن سريع وقليل الكلفة باستخدام FPGA

Author: Dhafer R. Zaghar ظافر رافع زغير
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2010 Volume: 14 Issue: 3 Pages: 86-104
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

In the world of the computer data processing there are two main groups of processors first the microprocessor group that use the floating point system (FPS) and the TMS processor group that use logarithmic number system (LNS). There are many works and ideas to improve the two types and mixed between them but the main drawback of these works is that "there are no common rules to measure the efficiency of each work and compare between them". This paper presents some logical and fair rules to measure the efficiency of the processor as a first step on the true way to implement a good process. Hence, this way has three main phases. First, classify the mathematics operations and deduce the approximation weight of each operation in the computer data processing such as general digital signal processing (DSP) fields, fast Fourier transform (FFT), filtering and neural network (NN). The second phase is proposing the design of an optimal process that has a high speed and low cost. The third phase is modifying the optimal design to implement it in the field programmable gate array (FPGA) media. Then, this paper will use the new rules to measure the efficiency of the proposed design and compared it with previous works. Also it will give the most important conclusions that will to steer the designer to implement a high speed and low cost processor.

يوجد في ميدان معالجة البيانات بالحاسبة مجموعتان من المعالجات الاولى تعتمد على نظام الفارزة الحرة العددي (FPS) و الاخرى تعتمد على النظام العددي اللوغارتمي (LNS). ان هناك عدد كبير من الاعمال التي تتناول هذا الميدان و تستعرض كم كبير من الطرق و الافكار التي تساعد على تحسين اداء هذه المعالجات او المزاوجة بينها, الا ان المشكلة المشتركة بين هذه الاعمال تكمن في عدم و جود قواعد متفق عليها لقياس الكفاءه لكل عمل و المقارنة بينها. سيحاول هذا البحث و ضع قواعد عادلة لقياس الكفاءة كخطوة اولى في الطريق الصحيح لبناء معالج جيد, و هذه العملية تتضمن ثلاث خطوات اساسيه الاولى تقوم بتصنيف العمليات الرياضية و تحاول تخمين المقدار التقريبي لنسبة الاستخدام لهذه العمليات و ذلك في المجالات الحاسوبية المختلفة ضمن نطاق معالجة البيانات مثل معالجة الاشارة الرقمية (DSP) و تحويل فورير السريع (FFT) و الترشيح (filtering) و الشبكات العصبية (NN). اما الخطوة الثانية فتتضمن وصف تصميم معالج ذو سرعة عالية و كلفة قليلة. اما الخطوة الثالثة فتقوم بتحوير التصميم لغرض بناءه بواسطة مصفوفة البوابات المبرمجة الواسعة (FPGA). بعد ذلك سنستخدم القواعد الجديدة لاختبار كفاءة المعالج المقترح و مقارنتة مع الاعمال السابقة و اخيرا سيعطي البحث خلاصة تساعد المصمم لبناء معالج ذو سرعة عالية و كلفة قليلة.

Keywords

Floating point --- LNS --- DSP --- FFT --- NN --- FPGA --- processor --- mathematical operations --- piecewise.


Article
A New Theory for Multiple Valued Logic Using Convert-Coded-Collect (CCCi)Space

Author: Dhafer R. Zaghar ظافر رافع زغير
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2012 Volume: 16 Issue: 1 Pages: 212-231
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

The Multiple Valued Logic (MVL) is one of the keys to building processors in the futurebecause the use of the MVL in control and uP will reduce the number of instruction that necessary to solve problems and it increases the parallelism. The MVL will increase the speed of the systems and reduce the required memory size and reduce the connections.This paper proposed a new theory to extend the binary logic as operations in new space called Convert-Coded-Collect space (CCCi). The CCCi space is a closed space has i integer values, it used to convert the input to the output in three phases called convert phase, coded phase and collect phase respectively. The CCCispace carries out with any integer number of MVLs that depend on the value of i. This paper will discuss two cases of the CCCi space, first two values (i=2) that called CCC2; it will prove the CCC2 is more efficient from than the Boolean algebra. The other case for this space is CCC4 that has 4 values MVL. This theory is a useful MVL so it has simple functions witha package of advantages.This paper will discuss an example to design a logic multiplier under Boolean logic, under CCC2 space and under CCC4space to show the advantages of the new theory.

المنطق المتعددة المستويات (MVL) هو احد المفاتيح الاساسية لبناء المعالجات في المستقبل لان استخدام المنطق المتعددة المستويات في السيطرة والمعالج الدقيق (uP) سوف يقلل من عدد التعليمات اللازمة لحل المشاكل وانها سوف تزيد من عملية التوازي. المنطق المتعددة المستويات سوف يزيد سرعة النظم وتقليل حجم الذاكرة المطلوبة وتقليل الاتصالات.اقترحت هذه الورقة نظرية جديدة لتوسيع المنطق الثنائي كعمليات في فضاء جديد يسمىفضاء تحويل -ترميز -تجميع (Convert-Coded-Collect space (CCCi)). الفضاء هو فضاء مغلق يملك iمن القيم الصحيحة تستخدم لتحويل المدخلات الى المخرجات في ثلاث مراحل تدعى مرحلة تحويل و مرحلة ترميز و مرحلة تجميع على التوالي. فضاء تحويل -ترميز -تجميع يعمل مع أي عدد صحيح من MVLsاعتمادا على قيمة i. هذا البحث سيناقش حالتين من حالات فضاء تحويل -ترميز -تجميع الاول للقيمه اثنين (i=2) والذي سيدعىCCC2 وهي سوف تثبت انه أكثر كفاءة من الجبر البوليني (Boolean algebra). حالة أخرى لهذا الفضاء هو CCC4والذي يملك 4 قيم للمنطق المتعددة المستويات (4 MVL). هذه النظرية للمنطق المتعددة المستويات هي مفيدة بحيث تعطي منطق متعددة المستوياتيملك دوال بسيطة معحزمة من الميزات. ان هذا البحث سوف يستعرض مثال للتصميم لدائرة ضرب منطقي بواسطة المنطق البلوني و فضاء CCC2 و فضاء CCC4 لبيان ميزات هذه النظرية.


Article
CREATION A NEW MATHEMATICS RELATIONS USING ENGINEERING APPROACHES
ابداع لعلاقات رياضية جديدة لاستعمال المسارات الهندسية

Author: Dhafer R. Zaghar ظافر رافع زغير
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2009 Volume: 13 Issue: 4 Pages: 69-74
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

The mathematics laws, relations and functions are the guide for all the engineering designs and applications. This guide will simplified the work in the design phase but it capture the design in some times because the conditions of high accuracy in mathematics values. This accuracy not accepted any approximation in opposite side the values in the engineering fields that have small approximation in all times. This paper will propose a novel approach with its proves to replacement some complex functions with a more simplicity functions that have approximate general shape, then modified the alternative functions to approximate them values for all times, i.e. reduce the error (maximum and accumulated) between the original function and the alternative function. This paper discusses a new mathematics relation between some functions spatially the unintegralable functions such as arctan, arctanh, Gaussian and other functions. This relation will detect and prove using an engineering approach such as successive approximation in C++ programming also this paper will discuss the other derivatives for these relations if found. Finally it will give some important direct applications with some future expansions in this field.

ان القوانين و العلاقات و الدوال الرياضية هي الموجه لكل التصاميم و الحسابات الهندسية. ان هذا الموجه بالرغم من تبسيطه للعمل في مرحلة االتصميم الا انه يقيد التصميم في بعض الاحيان بسبب الدقة العالية المطلوبة في العمليات الرياضية. هذه الدقة لاتقبل اي تقريب بخلاف المجالات الهندسية التي تتسم بالتقريب البسيط دائما. ان هذا البحث يقترح طريقة جديدة مع الاثباتات اللازمة لابدال بعض الدوال المعقدة مع اخرى اكثر بساطة و لكنها تملك نفس الشكل العام ثم تطوير الدالة البديلة لتقليل الفرق بينها وبين الدالة الاصلية.كما ان هذا البحث سيناقش علاقات جديده و خاصة الدوال الغير قابلة للتكامل مثل الدالة الظل المثلثيه (tan) ودالة الظل البيضويه المثلثيه المقلوبه (arctanh) و دالة .(Gaussian) ان هذه العلاقات سوف تبين و تثبت باستخدام اساليب هندسيه مثل التقريب المستمر (successive approximation) وبرمجهه بلغة سي (C++) لايجاد هذه العلاقه المباشره و العلاقات المشتقه منها و كذلك سيركز على بعض التطبيقات الهندسيه المباشره لها مع بعض المقترحات المستقبلية.


Article
A NEW FAMILY OF CHAIN FUNCTIONS
عائلة جديدة من الدوال السلسلية

Author: . Dhafer R. Zaghar ظافر رافع زغير
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2013 Volume: 17 Issue: 5 Pages: 55-68
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

The simulation of the systems required to a mathematic functions, these functions are the arms of the mathematics in the engineering fields and they are used to describe the elements and relations of the systems. This paper proposed a new function annex to the mathematics library to increases the flexibility of the work in the engineering fields; this function is called Dhafer's function. The main structure for Dhafer's function is an empty function called the mother equation, it is continues piecewise with chain form. The mother equation will charged in optional operations to generate a family of functions. These functions are inherent the properties of the mother equation also each element in this family has its special properties. This family of functions has a large amount of advantages over the known functions to day. The mother equation has three sections the first one is the positive section that is a function to the instantaneous value of the independent variable and the previous value of the function connected by general operator that will call Dhafer operator. The second part is any suitable inverse for the positive section, while the third section is the initial part that is a simple function or constant value that connects the first and the second parts of the function. Some functions in this family have distinct properties such as the continuous factorial and the very fast growing function. The generalization and universe of these equations in the general form called Dhafer's chain function family.

إن محاكاة الأنظمة يتطلب إلى دوال رياضية, وهذه الدوال هي اذرع الرياضيات في المجال الهندسي والتي ستستخدم لوصف العناصر والعلاقات المكونة للأنظمة. إن هذا البحث سيطرح دالة جديدة تضاف غالى مكتبة الرياضيات الغاية منها زيادة مرونة العمل في المجال الهندسي. هذه الدالة ستدعى دالة ظافر, إن الهيكل الأساسي لدالة ظافر هي دالة فارغة تدعى المعادلة الأم وهي دالة قطعية (piecewise) مستمرة بهيكل سلسلي (chain). أن الدالة الأم ستحمل بعمليات رياضية مناسبة لتوليد عائلة من الدوال. هذه الدوال سوف ترث خواص الدالة الأم مع احتفاظ كل دالة بخواص خاصة بها. هذه العائلة من الدوال ستملك خواص كثيرة لاتمتلكها الدوال المعروفة. أن معادلة الدالة الأم تملك ثلاث مقاطع الأول هو المقطع الموجب والذي هو دالة تعتمد على قيمة المتغير الحر والقيمة السابقة للدالة وهذه القيم ستربط بواسطة عملية عامة ستدعى عملية ظافر. المقطع الثاني هو إي ضديد مناسب للمقطع الموجب, بينما يمثل المقطع الثالث هو مقطع الحالة الأولية والذي سيكون دالة بسيطة أو قيمة ثابتة تستطيع ان تصل بين المقطع الأول والثاني. بعض إفراد هذه العائلة تمتلك خواص متميزة مثل المفكوك المستمر والدوال النامية بسرعة. ان مجموعة هذه الدوال والمعادلات ستجمع تحت عنوان عام هو عائلة دوال ظافر السلسلية


Article
A Device Independent High Grade Implementation of AESon Xilinx FPGA'S
تنفيذ تقنية FPGA AESXILINX للجهاز المستقل عالي المرحلة

Loading...
Loading...
Abstract

The paper proposes a way for the implementation the Advanced Encryption Standard (AES), by matching the algorithm requirements with the hardware (specifically the Xilinx FPGA's) requirements. The aim from the new proposal was an implementation that is not restricted to a particular device. Instead a one guided by the customer requirements, that’s to say transforming the AES architecture to general purpose tool. Finally, a comparison of the proposed implementation with other implementation of the AES using FPGA was made and assessed. The results clearly demonstrate the efficiency of the proposed implementation.

البحث يقترح طريقه لتنفيذ المشفر القياسي المتقدم من خلال مطابقة متطلبات خوارزمية التشفير مع المتطلبات ألماديه لبناء المنظومة.إن الهدف من المقترح الجديد هو أن التنفيذ يكون غير مقيد بجهاز تنفيذ معين، فالنموذج المقترح موجه من خلال متطلبات المستخدم من خلال تحويل هيكلية ألمشفره ألمتقدمه القياسية تنفذ بمعدات عامة ألأغراض.أخيراٌ تمت مقارنة التنفيذ المقترح مع أنواع أخرى من التنفيذ للمشفرة وباستخدام نفس ألأجهزة وتقييمه والتي من خلالها أظهرت النتائج كفاءة التنفيذ المقترح.

Keywords


Article
Low Cost and High Speed Look-Up Table Implementation of Xilinx FPGA
تنفيذ تقنية XILINXFPGA باستخدام جدول القرار باقل كلفة وأعلى سرعة.

Loading...
Loading...
Abstract

There are two methods to implement LUT up to 7-bit depends on the type of Xilinx chip hardware and the software that can use in design and the code generation. The first method implements LUT as a RAM. This method gives high speed and requires a very high cost.The second method implements LUT as logic gates. This method requires special software and gives a low speed implies. This paper proposed a modification to the second method that will save the speed of the first method and low cost of the second method. It depends on the design of the LUT. Therefore it will not require special software.

هناك طريقتان لبناء الجداول الرقمية LUT سعة 7-بت تستند إلى تقنية Xilinx والى البرامجيات المستخدمة في تصميم وتوليد الشفرة. الطريقة الأولى المستخدمة لبناء الجداول الرقمية على شكل ذاكرة RAM وهذه الطريقة تكون عالية الكلفة وذات سرعة عالية. إما الطرية الثانية فتستخدم البوابات المنطقية وهذه تحتاج إلى برمجيات خاصة وتكون إبطا من الطريقة السابقة.في هذا البحث تم اقتراح طريقة لتحوير وتطوير الطريقة الثانية بحيث تعطي نفس سرعة الطريقة الأولى مع كلفة مقاربة للطريقة الثانية دون الحاجة إلى برمجيات خاصة.

Keywords


Article
High Speed Tracking System Using Single Chip FGPA
نظام تتبع عالي السرعة باستخدام رقاقة FGPA

Authors: Dhafer R. Zaghar ظافر رافع زغير --- Fatimah S. Abdulsattar فاطمة عبد الستار --- Khamis A. Zidan خميس زيدان
Journal: AL-NAHRAIN JOURNAL FOR ENGINEERING SCIENCES مجلة النهرين للعلوم الهندسية ISSN: 25219154 / eISSN 25219162 Year: 2013 Volume: 16 Issue: 1 Pages: 78-87
Publisher: Al-Nahrain University جامعة النهرين

Loading...
Loading...
Abstract

The main contribution of this paper to describes and implements the Castella tracking system (CTS) in high volume Field Programmable Gate Arrays (FPGA) devices, which presents the complete design of an adaptive two-state Kalman tracking filter that is suggested by Castella to track the maneuvering and nonmaneuvering targets using FPGA. The basic design for this system required a very high cost lie out of range of FPGA capacity. This paper will present a novel approach to reduce the cost of this system. The new method depends on the reduction of the width of data bus of the system without reduction the accuracy of the system. However the novel approach will reduce the cost to about 10% from the original cost to implement the system in a single chip FPGA. Finally, two simulation scenarios are also given to illustrate the efficiency of this adaptive filter comparing with the conventional Kalman filter.

الاسهام الرئيسي لهذا البحث هو وصف وبناء نظام تتبع CTS باستخدام FPGA. لذا هذا البحث يقدم تصميم متكامل بواسطة Adaptive two-state Kalman tracking filter لتتبع الاهداف المناوره وغير المناوره باستخدام FPGA. وحيث ان تصميم النظام الاعتيادي يتطلب كلفة عالية في FPGA, لذا في هذا البحث تم تقديم طريقة مبتكرة لتقليل كلفة النظام المستخدم. هذه الطريقة الجديدة تعتمد على تقليل نطاق مجرى البيانات للنظام دون تقليل دقة النظام. لهذا فان النظام الجديد يعمل على تقليل الكلفة بحدود 10% من كلفة النظام الاصلي باستخدام شريحة واحدة FPGA. وكذلك تم عرض مخططين لمحاكاة النظام ولتوضيح كفاءة استخدام adaptive filter مقارنة مع conventional Kalman filter.

Listing 1 - 9 of 9
Sort by
Narrow your search

Resource type

article (9)


Language

Arabic and English (7)

English (1)


Year
From To Submit

2013 (2)

2012 (1)

2010 (2)

2009 (1)

2007 (1)

More...