research centers


Search results: Found 1

Listing 1 - 1 of 1
Sort by

Article
FPGA Implementation Of Multilayer Perceptron For Speech Recognition
تنفيذ شبكة المدرك متعددة الطبقات على شريحة FPGA لأغراض تمييز الكلام

Author: Ghassan Hazin Shakoory غسان حازم شكوري
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2013 Volume: 17 Issue: 6 Pages: 175-185
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

In this paper, a method for designing and implementing of Multilayer Percepton (MLP) based on BP algorithm has been suggested. The method has described a MLP on Register Transfer Level (RTL) using VHDL description language and implemented on Field Programmable Gate Array (FPGA) for speech recognition. Firstly, a multiply-accumulate (MAC) unit, and sigmoid nonlinear function are implemented as a basic building units of the MLP. The MLP is trained by BP learning algorithm. The optimized parameters are obtained by Matlab simulation for off chip training design. The implementations have been developed and tested on Xilinx Spartan-IIIE XC3S500E FPGA chip for embedded systems using Xilinx ISE 10.1 software. The research also presents a summary of the performance cost and data throughput with regards to the speed and required computational resources. The proposed hardware architecture are found to be 6 times faster than the software implementation.

في هذا البحث، تم اقتراح طريقة لتصميم وتنفيذ شبكة المدرك متعددة الطبقات (MLP) والمبنية على خوارزمية الانتشار العكسي للخطأ(BP) . تم وصف شبكة MLP في هذه الطريقة بمستوى تصميم المسجلات (RTL) باستخدام لغة وصف الكيان المادي (VHDL)، وتم التنفيذ على شريحة مصفوفة البوابات المبرمجة حقليا (FPGA) لأغراض تمييز الكلام. صممت وحدة الضرب والتجميع (MAC) أولا ,ثم دالة التفعيل الغير خطية نوع سكمويد كوحدات أساسية لتنفيذ البنية المادية الكاملة لشبكة MLP. أستخدم برنامج محاكاة في البيئة البرمجية Matlab لإيجاد القيم المثلى لشبكة MLP باستخدام خوارزمية BP. أن الهدف من هذا البحث هو تطوير واختبار التنفيذ على كيان التشكيل المطاوع لشريحة نوع Xilinx Spartan-IIIE XC3S500E FPGA ولأغراض التطبيق في الأجهزة المضمنة باستخدام برنامج Xilinx ISE 10.1 . قدم هذا البحث أيضا ملخص الايداء وعامل العطاء نسبة للسرعة ومصادر الشريحة المستخدمة. حيث وجدت معمارية الكيان المادي المقترحة أسرع 6 مرات مقارنة مع الكيان البرمجي.

Listing 1 - 1 of 1
Sort by
Narrow your search

Resource type

article (1)


Language

Arabic and English (1)


Year
From To Submit

2013 (1)