Search results: Found 5

 Listing 1 - 5 of 5 Sort by Relevance Year-Descending Year-Ascending

Article
FPGA Implementation Of Elementary Function Evaluation Unit Using CORDIC and Lookup tables
التنفيذ المادي باستخدامFPGA لخوارزميتي كوردك وجدول المقارنة لحساب الدوال الرياضية الأولية

Authors: Basil Sh. Mahmood باسل شكر محمود --- Ehsan A. Ali إحسان عبد الستار علي
Journal: AL Rafdain Engineering Journal مجلة هندسة الرافدين ISSN: 18130526 Year: 2011 Volume: 19 Issue: 2 Pages: 50-70
Publisher: Mosul University جامعة الموصل

Abstract

AbstractIn this paper, a hardware computing unit has been designed and implemented. This unit computes many elementary functions (such as sine, cosine, tan-1, sinh, cosh, and square root) that their computing by using software systems requires thousands of clock cycles as an execution time. The architecture of the function computation has been designed by using VHDL and placed on XC3S500E FPGA chip in Spartan 3E as a target technique. In this paper, two algorithms have been used in computing the mathematical functions, because they can be implemented using FPGA chip. The first is the Coordinate Rotation Digital Computer algorithm (CORDIC) which was introduced in 1959. It is a single unified algorithm for calculating many elementary functions including trigonometric, hyperbolic, logarithmic and exponential functions, multiplication, division and square root. The second one uses the lookup table. According to the self-similarity in the trigonometric functions, and using the techniques of parallel pipelining for the CORDIC algorithm, speedup of (24.7 - 30.3)×100% is obtained as compared with the other parallel architectures. The throughput became operation/clock pulse except the first operation whose latency was 32 clock pulse. Keywords: CORDIC, lookup table, Elementary Function, FPGA

خلاصـــــــــــــةتم في هذا البحث تصميم وتنفيذ وحدة حسابية مادية تقوم بحساب العديد من الدوال الرياضية الأولية (الجيب والجيب تمام ودالة معكوس الظل ودالتي جيب وجيب تمام القطع الزائد وكذلك الجذر التربيعي) والتي يتطلب حسابها باستخدام الأنظمة البرمجية الآلاف من نبضات الساعة كزمن تنفيذ. إن معمارية حساب كل دالة تم تصميمها باستخدام لغة وصف الكيان المادي“VHDL” وتركيبها على رقاقة XC3S500E FPGA في لوحة سبارتان 3E كتقنية هدف. في هذا البحث تم استخدام خوارزميتين لحساب الدوال الرياضية لملاءمة تنفيذهما باستخدام رقاقة (FPGA) الأولى خوارزمية الحاسب الرقمي لدوران الإحداثيات (CORDIC) التي ظهرت في عام 1959 ، والتي بإمكانها القيام بكل من عملية الضرب والقسمة وحل الدوال المثلثية والقطوع الزائدة واللوغاريتمات والجذور التربيعية، والثانية طريقة جدول المقارنة (Lookup Table). بسبب الاستفادة من خاصية التناظر في الدوال المثلثية واستخدام تقنية الأنابيب المتوازية في خوارزمية كوردك فقد تم الحصول على نسبة تسريع تتراوح بين (24.7 إلى .330)×100% بالمقارنة مع المعماريات المتوازية الأخرى. وكانت نسبة العطاء عملية واحدة لكل نبضة ساعة فيما عدا العملية الأولى التي تستغرق 32 نبضة.

Article
Fpga Based Implementation Of Concatenation Matrix
تنفيذ مصفوفة تحويلات هندسية عامة للصور باستخدام البوابات القابلة للبرمجة حقليا

Authors: Fakhraldeen H. Ali فخرالدين حامد علي --- Amar I. Dawod عمار ادريس داؤد
Journal: AL Rafdain Engineering Journal مجلة هندسة الرافدين ISSN: 18130526 Year: 2010 Volume: 18 Issue: 2 Pages: 15-31
Publisher: Mosul University جامعة الموصل

Abstract

AbstractThe computer graphics system performance is increasing faster than any other computing application. The Geometric transformations and animation are one of the most important principle of the interactive computer graphics which are essential for modeling and viewing. This paper tends to construct a general form of matrix representation of the geometric transformations and implement it using Field Programmable Gate Array (FPGA). In addition to that the sine and cosine function evaluation is done using two techniques, the lookup table method and CORDIC algorithm. Keywords: lookup table, FPGA, geometric transformations, CORDIC.

الخلاصة إن متطلبات سرعة الأداء في مجال الرسوم الحاسوبية وتطبيقاتها في حالة تزايد مستمر حيث أن التحويلات الهندسية والتحريك تعتبر من إحدى أساسيات النمذجه وتوليد الصور المتحركة بالحاسوب . يقدم هذا البحث طريقة للتعبير عن عدد من التحويلات الهندسية للصور وتحريكها بتحويل واحد معبر عنه بمصفوفة عامة واحدة اختصارا وتنفيذ هذه المصفوفة باستخدام مصفوفة البوابات القابلة لإعادة البرمجة حقليا . بالاضافة الى ذلك يتطرق البحث الى طريقتين في تنفيذ الدالة الجيبية المطلوبة ضمن المصفوفة .

Keywords

Article
FPGA Implementations of Single-Multiplier Digital Sine-Cosine Wave Generators
البناء بإستخدام FPGA لمولدات الجيب والجيب تمام الرقمية أحادية المضرب

Authors: Jassim M. Abdul-Jabbar د. جاسم محمد عبد الجبار --- and Noor N. Qaqos نور نجيب قاقوس
Journal: AL Rafdain Engineering Journal مجلة هندسة الرافدين ISSN: 18130526 Year: 2012 Volume: 20 Issue: 1 Pages: 15-26
Publisher: Mosul University جامعة الموصل

Abstract

AbstractThis paper presents four different realizations of single-multiplier sine-cosine generators based on second-order digital filter structure. FPGA implementations of these four realizations are carried out on FPGA Spartan-3E Kit. Implementation results are comparedfrom the view points of utilization resources and maximum frequency of operation. Another comparison is made between one of implementations of the derived structures and other two recent CORDIC-based implementations. The comparison results indicate that smaller chip area can be achieved in the case of the proposed structure of the sine-cosine generator. In addition, such structure can operate with higher circuit frequency as compared with the two others.Keywords: Digital Sine-Cosine Generators, Second Order Structure, CORDIC, FPGA Implementation

المستخلص يقدم هذا البحث أربعة نماذج مختلفة لمولدات الجيب والجيب تمام الرقمية أحادية المضرب بالإعتــــماد على تراكــيب من المــرتبة الثانية. لــقد تم بــناء هــذه التراكــيب الأربــــعة بإستــــــــــــــخدام FPGA Spartan-3E Kit.كما تم مقارنة نتائج البناء من حيث إستغلال المصادر وأعلى تردد للعمل. وقد قدمت مقارنة إخرى لنتائج البناء لأحد التراكيب المقترحة مع تلك النتائج الخاصة ببنائين قدما مؤخراً إعتمدا البناء بـCORDIC. أظهرت تلك المقارنة إمكانية إستخدام مساحة شريحة FPGA أصغر للتركيب المقترح لمولدات الجيب والجيب تمام, هذا بالإضافة تفوقهفي تردد دارة العمل بالمقارنة مع التركيبين الآخرين.

Keywords

Article
Performance Analysis of Single-Multiplier Digital Sine-Cosine Generators
تحليل أداء مولدات الجيب والجيب تمام الرقمية أحادية المضرب

Authors: Jassim M. Abdul-Jabbar د. جاسم محمد عبد الجبار --- Noor N. Qaqos نور نجيب قاقوس
Journal: AL Rafdain Engineering Journal مجلة هندسة الرافدين ISSN: 18130526 Year: 2012 Volume: 20 Issue: 4 Pages: 32-46
Publisher: Mosul University جامعة الموصل

Abstract

AbstractIn this paper, second order structures satisfying single-multiplier digital sine-cosine generators are derived analytically, resulting in four different realizations. Some important characteristics of these generator structures, like total harmonic distortion percentage (THD%), frequency error ( and frequency resolution are defined and examined as performance measures. The four generator realizations are simulated using Matlab7.0 program. The simulation results show that better performance (THD% and are very low or negligible) can be obtained for these realizations by using 32 bits to represent the single-multiplier coefficient and other the outputs of arithmetic operations. The rounding-off method is applied as a quantization process after multiplication process. A comparison is made between one of the best-derived structures and other two recent structures implemented in previous researches. The comparison results indicate that better performance measures can be achieved from the proposed realization for the single-multiplier digital sine-cosine generator.Keywords: Digital sine-cosine generators, Look-up Table (LUT), CORDIC, Harmonic Distortions, frequency errors, frequency deviation.

: : في هذا البحث, تم اشتقاق تركيب من المرتبة الثانية تمثل مولدات الجيب والجيب تمام الرقمية أحادية المضرب ونتج عنه تحقيقاً لأربعة نماذج مختلفة. إن بَعْض الخصائصِ المهمةِ لهذه المولّدِات، مثل نسبة التشويهِ المئويةِ الكليّةِ للتوليف (THD%) وخطأ الترددِ ( ودقة الترددِ قد تم تعرّيفها وتجريبها كأدوات تقِيس. لتحقيق التراكيب الأربعة للمولّدات استعملت المحاكاة ببرنامجMatlab 7.0 .وأظهرت نَتائِج المحاكاةَ بأنّ الأداءِ الأفضلِ (قيم THD%و منخفضة أَومعدومة) يُمْكِنُ أَنْ يُحْصَلَ عليه لهذه التراكيبب استعمال 32 بتلتَمْثي لكل من معاملِا لمضرب الوحيدِ وجميع نواتجِ العملياتِ الحسابيةِ الأخرى. إنّطريقةَ التَدوير قد طبقت في عملية التكميم بعدعمليةِ الضربِ. وعملت مقارنة بين أحد أفضل التراكيبِ المُشْتَقّةِ مع تركيبين آخرينِ طبّقا في البحوثِ السابقةِ. تُشيرُ نَتائِجُ المقارنةَ إلى أنّ قياسات الأداءِ الأفضل يُمْكِنُ أَن نحصل عليها مِنْ أفضل تركيب مُقتَرَحِ لمـولدات الجيب والجيب تمام الرقمية أحادية المضرب.

Keywords

Article
Reduced Area and Low Power Implementation of FFT/IFFT Processor

Authors: Suha. M. Nori --- Shefa A. Dawwd
Journal: Iraqi Journal for Electrical And Electronic Engineering المجلة العراقية للهندسة الكهربائية والالكترونية ISSN: 18145892 Year: 2018 Volume: 14 Issue: 2 Pages: 108-119
Publisher: Basrah University جامعة البصرة

Abstract

The Fast Fourier Transform (FFT) and Inverse FFT(IFFT) are used in most of the digital signal processing applications. Real time implementation of FFT/IFFT is required in many of these applications. In this paper, an FPGA reconfigurable fixed point implementation of FFT/IFFT is presented. A manually VHDL codes are written to model the proposed FFT/IFFT processor. Two CORDIC-based FFT/IFFT processors based on radix-2and radix-4 architecture are designed. They have one butterfly processing unit. An efficient In-place memory assignment and addressing for the shared memory of FFT/IFFT processors are proposed to reduce the complexity of memory scheme. With "in-place" strategy, the outputs of butterfly operation are stored back to the same memory location of the inputs. Because of using DIF FFT, the output was to be in reverse order. To solve this issue, we have re-use the block RAM that used for storing the input sample as reordering unit to reduce hardware cost of the proposed processor. The Spartan-3E FPGA of 500,000 gates is employed to synthesize and implement the proposed architecture. The CORDIC based processors can save 40% of power consumption as compared with Xilinx logic core architectures of system generator.

Keywords
 Listing 1 - 5 of 5 Sort by Relevance Year-Descending Year-Ascending

Resource type

article (5)

Language

English (4)

Arabic (1)

Year
 From To

2018 (1)

2012 (2)

2011 (1)

2010 (1)