research centers


Search results: Found 129

Listing 1 - 10 of 129 << page
of 13
>>
Sort by

Article
Implementing of Forward Link Channel CDMA2000-1x System by Using Simulink HDL Coder
تنفيذ لقناة الوصلة الامامية لنظام التقسيم الشفري لتعدد الوصولية CDMA2000-1x) باستعمال مشفر لغة الكيان المادي الكتلي ( (Simulink HDL Coder

Authors: Hadi T. Ziboon --- Alaa Y. Eisa
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2012 Volume: 30 Issue: 14 Pages: 2381-2400
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

This work is a proposed simulation for forward link channel of CDMA2000 -1xsystem by using QPSK, 8QAM and 16QAM, and converting the proposed systemto VHDL language by using Simulink HDL Coder for implementing in FPGAboard.The results of simulation for forward link channel of CDMA2000 system showsimprovement when using three levels of codes (LPNC, Walsh code and complexcoding) in the present of AWGN for QPSK modulation the system performance isimproved from (1.8 to 1.9) in dB for BER (Bit Error Rate) 10 to 10 and for8QAM the system performance is improved at (2.9) in dB for BER 10 to 10and for 16QAM the system performance is improved from (1 to 1.2) in dB for BER10 to 10 . The results of simulation in the present of AWGN and Rayleighfading channel are improvement within (0.5) in dB for the different DopplerFrequencies (5 - 230Hz).The Simulink HDL Coder has been used for converting the MATLABSimulinkmodels to VHDL language. The verification of the generated VHDLcode has been done using Altera-ModelSim program, while the synthesis reportsand board programming files have been obtained using the Quartus II program.System implementation has been done using FPGA technology with AlteraCyclone II boards. The implementation of the forward link channel by usingSimulink HDL coder shows feasibility and flexibility in solving the problem ofcomplex multiplication of complex spreading code also the practical results wereclosed to that obtained from ModelSim program.

أقترح ھذا العمل محاكات لقناة الوصلة الامامية لنظام التقسيم الشفري لتعدد الوصوليةوتحويل ( QPSK, 8QAM and 16QAM) باستعمال تقنية التضمين (CDMA-2000)Simulink HDL ) باستعمال مشفر لغة الكيان المادي الكتلي VHDL النظام القترح الى لغة.(FPGA) لتطبيقه على لوحة مصفوقة البوابات المنطقية الواسعة (coder(CDMA- نتائج محاكاة قناة الوصلة الامامية لنظام التقسيم الشفري لتعدد الوصولية ( 2000شفرة ،(LPNC) عند استعمال ثلاث انواع من الشفرات (الشفرة الطويلة للضوضاء المزيفةمن (QPSK) و التشفير المركب) في حضور الضوضاء حسن اداء النظام لتضمين Walshضمن نسبة خطأ 10 الى 10 و حسن اداء النظام لتضمين (dB) ( 1.8 الى 1.9 )ضمن نسبة خطأ 10 الى 10 و حسن اداء النظام لتضمين (dB) ( 8) عند ( 2.9 QAM)ضمن نسبة خطأ 10 الى 10 . نتائج المحاكاة (dB) ( 16 ) من ( 1 الى 1.2 QAM)(230 - لمختلف ترددات دوبلر ( 5 (dB) بحضور الضوضاء والخفوت تحسنت بمقدار 0.5.Hzلغرض تحويل (Simulink HDL Coder) تم استخدام مشفر لغة الكيان المادي الكتليتمت عملية التحقق من الكود .(VHDL) الى لغة (MATLAB-Simulink models)اما نتائج البناء وعملية تحميل البيانات وملفات البرمجة (ModelSim-Altera) باستخدام برنامجتم بناء النظام باستعمال تقنية مصفوفة البوابات المنطقية .(Quartus II) تمت باستخدام برنامجبناء قناة الوصلة الامامية بواسطة .Altera Cyclone II board مع (FPGA) الواسعةالذي بين الملائمة (Simulink HDL coder) استعمال مشفر لغة الكيان المادي الكتليوالمرونة من خلال حل مشكلة الضرب المعقد لشفرة الانتشار المعقدة وكذلك كانت النتائج العملية. (ModelSim) مقاربة لما تم الحصول عليه من برنامج

Keywords

CDMA --- FPGA --- LPNC --- VHDL


Article
Design and Implementation of Forward Link Channel CDMA2000-1x System Based on SDR Using FPGA

Authors: Hadi T. Ziboon --- Alaa Y. Eisa
Journal: Journal of University of Babylon مجلة جامعة بابل ISSN: 19920652 23128135 Year: 2013 Volume: 21 Issue: 4 Pages: 1313-1327
Publisher: Babylon University جامعة بابل

Loading...
Loading...
Abstract

This paper is proposed an enhancement for forward link channel of CDMA2000-1x system by using 32QAM and 64QAMbased on SDR technology by using FPGA. The Simulink HDL Coder has been used for converting the MATLAB-Simulink models to VHDL language. The verification of the generated VHDL code has been done using Altera- ModelSimprogram, while the synthesis reports and board programming files have been obtained using the Quartus IIprogram. System implementation has been done using FPGA technology with Altera Cyclone II boards. The implementation of the forward link channel by using Simulink HDL coder shows feasibility and flexibility in solving the problem of complex multiplication of complex spreading code also the practical results were closed to that obtained from ModelSimprogram. The results show that the forward link channel of CDMA2000 with 32QAM and 64QAM is a suitable technique to increase the data rate up to 2Mbps in the presence of AWGN and Rayleigh fading channel. However the results of simulation for forward link channel of CDMA2000 system shows improvement when using three levels of codes (LPNC, Walsh code and complex coding) within (0.5-3.2) dB in the presence of AWGN and Rayleigh fading channel. MATLAB (2009) is used for simulation of the proposed system in the presence of AWGN and Rayleigh fading channel

أقترح ھذا المنشور تحسين لقناة الوصلة الامامية لتقسيم الشفري لتعدد الوصولية (CDMA-2000) باستعمال تقنية التضمين المتعامد الكمي-32 (32-QAM) والتضمين المتعامد الكمي-64 (64-QAM) بالاعتماد على البرمجيات المعرفة راديويا (SDR) باستعمال مصفوفة البوابات المنطقية الواسعة (FPGA). تم استخدام مشفر لغة الكيان المادي الكتلي (Simulink HDL coder) لغرض تحويل (MATLAB-Simulink models) الىلغة (VHDL). تمت عملية التحقق من الكود باستخدام برنامج (ModelSim-Altera) اما نتائج البناء وعملية تحميل البيانات وملفات البرمجة تمت باستخدام برنامج (Quartus II). تم بناء النظام باستعمال تقنية مصفوفة البوابات المنطقية الواسعة (FPGA) معAltera Cyclone II board. بناء قناة الوصلة الامامية بواسطة استعمال مشفر لغة الكيان المادي الكتلي (Simulink HDL coder) الذي بين ملائمة ومرونة من خلال حل مشكلة الضرب المعقد لشفرة الانتشار المعقدة وكذلك كانت النتائج العملية مقاربة لما تم الحصول عليه من برنامج (ModelSim).اثبتت النتائج بانقناة الوصلة الامامية في التقسيم الشفري لتعدد الوصولية (CDMA-2000) مع (32-QAM) و (64-QAM) هي تقنية مناسبة لزيادة معدل سرعة نقل البيانات وبحدود (2Mbps) بوجود الضوضاء والخفوت. علىاية حال نتائج محاكاة قناة الوصلة الامامية لنظام التقسيم الشفري لتعدد الوصولية (CDMA-2000) بينت وجود تحسين بحدود (3.2-0.5) dB بوجود الضوضاء والخفوت عند استعمال ثلاث انواع من الشفرات (الشفرة الطويلة للضوضاء المزيفة (LPNC), شفرة Walshوالتشفير المركب).تما ستخدام برنامج(MATLAB - 2009) لمحاكات النظام المقترح بوجود الضوضاء والخفوت.

Keywords

: CDMA --- SDR --- FPGA --- LPNC


Article
High-Pass Digital Filter Implementation Using FPGA

Authors: Dr. Manal H. Jassim1 --- Asaad Hameed Sahar2
Journal: IRAQI JOURNAL OF COMPUTERS,COMMUNICATION AND CONTROL & SYSTEMS ENGINEERING المجلة العراقية لهندسة الحاسبات والاتصالات والسيطرة والنظم ISSN: 18119212 Year: 2013 Volume: 13 Issue: 3 Pages: 41-50
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Abstract-Depending on the response of the system, digital Filters can be designedusing frequency sampling or windowing methods; but these methods have a problem inprecise control of the critical frequencies. In the sampling method, the weightedapproximation error between the actual frequency response and the desired filterresponse is spread across the pass-band and the stop-band and the maximum error isminimized, resulting ripples in the pass-band and the stop-band. The frequencysampling method has the same tolerance requirements as the windowing method. In thiswork we implemented a digital FIR high pass filter using MATLAB program(FDATools) using sampling and windowing methods, then the design in the FPGA kitis downloaded by generating VHDL description. A comparison the amount of thecomponent has been used in the FPGA for both methods. The FIR filter is implementedusing Spartan 3AN- XC3S700a-4FG484FPGA and simulated with the help of XilinxISE (Integrated Software Environment) Software WEBPACK Project Navigator 11i.

Keywords

FIR Filter --- FPGA --- FDATooLs


Article
Survey: Internet of Thing Using FPGA

Author: Noor Kareem Jumaa
Journal: Iraqi Journal for Electrical And Electronic Engineering المجلة العراقية للهندسة الكهربائية والالكترونية ISSN: 18145892 Year: 2017 Volume: 13 Issue: 1 Pages: 38-45
Publisher: Basrah University جامعة البصرة

Loading...
Loading...
Abstract

Everything in its way to be computerized and most of the objects are coming to be smart in present days.Modern Internet of Thing (IoT) allows these objects to be on the network by using IoT platforms. IoT is a smartinformation society that consists of smart devices; these devices can communicate with each other without human'sintervention. IoT systems require flexible platforms. Through the use of Field Programmable Gate Array (FPGA),IoT devices can interface with the outside world easily with low power consumption, low latency, and bestdeterminism. FPGAs provide System on Chip (SoC) technique due to FPGAs scalability which enables the designerto implement and integrate large number of hardware clocks at single chip. FPGA can be deemed as a specialpurpose reprogrammable processor since it can process signals at its input pins, manipulate them, and give offsignals on the output pins. In this paper, using FPGA for IoT is the limelight.

Keywords

FPGA --- IoT --- Altera --- Xilinx.


Article
FPGA Simulation of Type-3 Feistel Network of The 128 bits Block Size Improved Blowfish Cryptographic Encryption
محاكاة FPGA لشبكة فيستيل نوع 3 وحجم كتلة bits-128 لخوارزمية التشفير المطورة Blowfish

Authors: Ashwaq Talib Hashim --- Yousra A. Mohammed --- Ekhlas H. Karam
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2010 Volume: 28 Issue: 9 Pages: 1707-1718
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Reprogrammable devices such as Field Programmable Gate Arrays (FPGAs)are highly attractive options for hardware implementations of encryption algorithmsas they provide cryptographic algorithm agility, physical security, and potentiallymuch higher performance than software solutions , therefore this paper investigates ahardware design to efficiently implement block ciphers in VHDL based on FPGA’s.This hardware design is applied to the new secret-key block cipher called 128-bitsimproved Blowfish is proposed which is an evolutionary improvement of 64-bitsBlowfish designed to meet the requirements of the Advanced Encryption Standard(AES) to increase security and to improve performance. The proposed algorithm willbe used a variable key size up to 192 bytes. It is a Type-3 Feistel network iteratedsimple function 16 times.The resources used to implement the design just described are: the VHDLhardware description language, an FPGA platform from Xilinx and the XilinxSynthesis Technology (XST) software synthesis tools that belong to ISE 9.2i package.The device of choice is the XCV600-4fg680 belonging to the Virtex family ofdevices.In this paper, a pipeline and sequential methods are used to get a highthrougput (2.893Gbps) and a low area hardware design respectively.

خيارات جذّابة جداً (FPGA) الماديات القابلة للبرمجة مثل رقاقة المصفوفات المبرمحة لتطبيقات خوارزميات التشفيرِ كما يوفّرون أمن طبيعي ، وأداء أعلى بكثير فعلاً من حلولِ البرامجِ ،لذا هذه المقالة تَتحرى تطبيق تصميم مادي بشكل كفؤء لخوارمية تشفير جديدة بأستخدام لغة وصفالمستندة على رقاقة المصفوفات المبرمحة. هذا التصميمِ المادي يطبق على ( VHDL) الماديات 128- وهو تحسين تطويري bits Blowfish خوارزمية تشفير كتلية ذات المفتاح السري مسماةلزيادة الامنية ( AES) 64- صممت لتحقيق متطلبات معيار التشفير المتقدم bits Blowfish الىوتحسين الاداء. الخوارزمية المقترحة سوف تستخدم مفتاح متغير يقدر حجمه إلى حد 192 بايت.وهي شبكة فيستيل نوع 3 يكرر وظيفة بسيطة 16 مرة.المصادرالتي تسَتعملُ لَتطبيق التصميمِ الموصوف: لغة وصف الماديات رقاقة المصفوفاتإكس إس تي) أدوات تأليف ) Xilinx وتقنية تأليف (XCV600-4fg680) Xilinx المبرمجة من.ISE9.2i برامجِ الذي يعودانِ إلى برنامج

Keywords

Cryptographic --- Blowfish --- VHDL --- and FPGA


Article
Image Recognition Using Artificial Neural Networks with Particle Swarm Optimization Based on Hardware FPGA
تمییز الصور بواسطة الشبكات العصبیةِ الاصطناعیة وامثلیة الحشد الجزیئي المنفذة عملیا بمصفوفة البوابات القابلة للبرمجة

Authors: Hanan A. R. Akkar حنان عبد الرضا عكار --- Muthana Khallil Ibrahim مثنى خلیل ابراھیم
Journal: AL-MANSOUR JOURNAL مجلة المنصور ISSN: 18196489 Year: 2012 Issue: 17 Pages: 1-17
Publisher: Private Mansour college كلية المنصور الاهلية

Loading...
Loading...
Abstract

In this paper, a medical image recognition using Artificial Neural Networks(ANN) trained by Particle Swarm Optimization based on hardwareimplementation of Field Programmable Gate Array (FPGA) is presented, wherethe adaption of the Artificial Neural Network (ANN) weights using ParticleSwarm Optimization (PSO) was proposed as a mechanism to improve theperformance of ANN. Also in this paper, Hardware Design of ANN platform(HDANN) is proposed to evolve the architecture ANN circuits using FPGAspartan3board (XSA-3S1000).The HDANN design platform creates ANN design files using WebPACKTMISE10.1 program, which are converted into device-dependent programmingfiles for eventual downloading into FPGA device by using GXSLOAD programfrom the XSTOOLS programs.

في ھذا البحث تدریب الشبكات العصبیة الاصطناعیة باستخدام أمثلیة الحشد الجزیئي لتمییز الصور الطبیةوذلك لتحسین أداء الشبكات العصبیة FPGA وتنفیذھا عملیا بواسطة كارت مصفوفة البوابات القابلة للبرمجةلتمثیل FPGA الاصطناعیة. أیضا تم في ھذا البحث استخدام الكارت العملي لمصفوفة البوابات القابلة للبرمجةأن یدعم إعادة FPGA وذلك بسبب السرعة و قابلیة إعادة البرمجة. یمكن لل ،PSO المدربة باستخدام ANNباستخدام (HDANN) التشكیل او التصمیم اللازمة لتمثیل الشبكة العصبیة. تم التنفیذ العملي للشبكات العصبیة.FPGA-spartan3 board (XSA3S1000)FPGA-spartan3 board (XSA- بإستخدام ANN لتمثیل (HDANN) تم في ھذا العمل اقتراحISE بإستخدام برنامج 10.1 ANN حیث یتم إنشاء الملفات الخاصة بتصمیم HDANN 3. بإستخدام S1000)FPGA التي یتم تحویلھا إلى ملفات البرمجة التي یعتمد علیھا في نھایة المطاف لتحمیلھا الى ،WebPACKTM.XSTOOLS من مجموعة برامج GXSLOAD بإستخدام برنامج

Keywords

ANN --- PSO --- FPGA --- Medical Image


Article
Single Chip DWT-IDWT Processor Design with VHDL
تصميم معالج للتحويل المويجي المقطع باستخدام لغة وصف الدوائر المتكاملة ذات السرعة الفائقة

Authors: Ahmed khorsheed Al-Sulaifanie د. أحمد خورشيد السليفاني --- Yahya Taher Al-Dabbagh يحيى طاهر الدباغ
Journal: AL Rafdain Engineering Journal مجلة هندسة الرافدين ISSN: 18130526 Year: 2006 Volume: 14 Issue: 1 Pages: 58-72
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

Abstract: frames under C.LThe applications of Discrete Wavelet Transform necessitate fast computation. Full-customVLSI devices (ASIC) have been used for fast though expensive implementations of DWT.Field-Programmable Gate Array (FPGA) architectures offer economical but area-constrainedimplementation of DWT. The present paper proposes an important issues on the design andsimulation of ASIC and FPGA architectures for 1-D DWT as well as inverse DWT on asingle chip using VHDL simulation tools. The design of the programmable chip that can beused as 1-D DWT or IDWT is introduced based on two quadrature mirror filters (QMF), oneused with DWT (decomposition) and other used with IDWT. The design is modular; the chipcan easily be worked as DWT or IDWT with ability of selecting one of the fourcorresponding types of QMF wavelet filters (Daubechies 1, 2, 3 and 4).The first chip is implemented and simulated using FPGA for two word lengths 8-bit and12-bit respectively. The results show a clock speed of 66.2 MHz for 8-bit, and 55 MHz for12-bit. While the design of ASIC chip validate a clock speeds 85.5 MHz and 59.2 MHz for8-bit and 12-bit respectively. Simulation results have established that the higher word lengthincrease accuracy but at the expense of higher designed size and longest combinational logicbetween two storage elements. This means increasing the length of critical path as result ofcomplexity which decrease the maximum speed clock.Keywords: VHDL, Wavelet, FPGA, Architecture.

متكاملةورغم أدائها العالي في تنفيذ التحويل المويجي ، إلا .ASIC ذات تكامل واسع جدًا ومكرسة لهذه التطبيقات من نوعتوفر تنفيذ اقتصادي لمساحة الكيان المادي المستغل في تنفيذ FPGA أنها ذات كلفة عالية أيضًا. إن معمارياتالتحويل المويجي المقطع. هذا البحث يستعرض مسائل مهمة حول التصميم ومحاكاة معماريات الدوائر المتكاملة ذاتفي التحويل المويجي المقطع ذو البعد الواحد FPGA ومصفوفة البوابات القابلة للبرمجة حقليًا ASIC التطبيق الخاصالوصفية كأداة للمحاكاة. إن التصميم VHDL والتحويل المويجي المقطع العكسي على رقاقة مفردة وباستخدام لغةللرقاقة المبرمجة التي ممكن أن تستخدم للتحويل المويجي المقطع أو التحويل المويجي المقطع العكسي والمستعرضةفي هذا البحث، تستند على نوعين من مرشحات المرآة المتعامدة ، أحدهما يستخدم لأجل تحليل الإشارة والاخر لإعادةتركيبها. طبيعة التصميم منتظمة، وبالإمكان استخدام الرقاقة للوظيفة المذكورة أعلاه مع القابلية على أختيار واحد منلنوعين FPGA أربعة مرشحات مزودة بها وهي ديوبجز 3،2،1 و 4. الرقاقة الأولى نّفذت وعمل لها محاكاة باستخداممن طول الكلمة التي تمثل بها عينات الإشارة ومعاملات المرشحات وهي 8 بت و 12 بت. النتائج أظهرت أن نبضةالساعة التي تعمل بها الرقاقة بالإمكان أن تصل إلى 66,2 ميكا هرتز في حالة التصميم بطول كلمة 8 بت، و 55 ميكايوفر سرعة نبضة ساعة تصل إلى 85,5 ميكا هرتز ASIC هرتز في حالة 12 بت، بينما التصميم على رقاقةو 59،2 ميكا هرتز لحالتي 8 بت و 12 بت على التوالي. نتائج المحاكاة أظهرت أن زيادة طول الكلمة تعطي زيادة فيدقة النتائج ولكن على حساب زيادة في حجم التصميم وزيادة طول مجاميع البوابات المنطقية ما بين وحدتي خزن،وهذا يعني زيادة في طول المسار الحرج كنتيجة للتعقيد الحاصل والتي بدورها تؤدي إلى نقصان في أعلى سرعةلنبضة الساعة التي تعمل بها الرقاقة.

Keywords

Keywords: VHDL --- Wavelet --- FPGA --- Architecture


Article
Design and Implementation of VHDL Model for PCMCIA Memory Card Controller
تصميم نموذج VHDL وتنفيذه لمسيطر بطاقات الذاكرة نوع PCMCIA

Authors: Mohammad N, Abdullah --- Yousra A. Mohammed
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2005 Volume: 24 Issue: 6 Pages: 696-706
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Keywords

PCMCIA memory cards --- VHDL --- FPGA


Article
Design and Implementation of MC-CDMA Technique Using FPGA
تنفيذ تقنيات تعدد النواقل-تعدد الوصول بتقسيم الترميز باستخدام مصفوفة البوابات المنطقية المبرمجة

Authors: Wa’il A. H. Hadi --- Layla Hattim Abood
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2013 Volume: 31 Issue: 11 Part (A) Engineering Pages: 2085-2097
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Multicarrier Code Division Multiple Access (MC-CDMA) is attractive technique for high speed wireless data transmission; it's a combination of Orthogonal Frequency Division Multiplexing (OFDM) and Code Division Multiple Access (CDMA). OFDM employs a number of orthogonal subcarriers, this increases the symbol duration while the CDMA technique provides high capacity over other conventional multiple access schemes. In this paper discusses implementation of base band MC-CDMA system using the FPGA technique, all modules are designed using VHDL programming language. The electronic functional performance of designed circuits is tested by simulations using VHDL programming language on XILINX ISE 9.2i. The proposed model is designed using (Fast Fourier Transform/ Inverse Fast Fourier Transform) and the spreading code used is the gold code, the implementation of the proposed model using Spartan-3A/3AN, XC3S700N-3FGG484 FPGA of Xilinx family.

تعتبر تقنية تعدد النواقل-تعدد الوصول بتقسيم الترميز تقنية متميزة لأرسال البيانات لاسلكيا بسرع عالية,هي عبارة عن مزيج من تقنية مزج تقسيمات التردد المتعامدة وتقسيم الرمز المتعدد الوصول. تقنية مزج تقسيمات التردد المتعامدة تستخدم عدد من النواقل المتعامدة وهذا سوف يزيد من مدة الرمز, بينما تقنية تقسيم الرمز المتعدد الوصول تزود سعة عالية عن بقية أنظمة الوصول المتعدد التقليدية. في هذا البحث نناقش تنفيذ تقنيات تعدد النواقل-تعدد الوصول بتقسيم الترميز باستخدام مصفوفة البوابات المنطقية المبرمجة ,كل الوحدات تم تصميمها بأستخدام لغة البرمجة (VHDL) لقد تم فحص الاداء الالكتروني للدوائر المصممة بأستخدام فحص المحاكاة الذي يزوده برنامج XILINX ISE 9.2i الموديل المقترح تم تصميمه بأستخدام تحويل فورير السريع وتحويل فورير السريع العكسي ورمز الانتشار المستخدم هو الرمز الذهبي أما تنفيذ التصميم المقترح تم بأستخدام البوابات المنطقية المبرمجة من نوعSpartan-3A/3AN XC3S700N-3FGG484 من عائلة Xilinx .

Keywords

MC-CDMA --- OFDM --- CDMA --- FPGA


Article
A New Hardware Architecture for Fuzzy Logic System Acceleration

Loading...
Loading...
Abstract

In this work, a new architecture is designed for fuzzy logic system. The proposed architecture is implemented on field programed gate array (FPGA). The hardware designed fuzzy systemimproves the excution speed with very high speed up factor using low cost availble kits such as FPGA. The implementation of the proposed architecture uses very low amount of logic elements and logic array blocks as proven when implementing the proposed architucture on FPGA

Listing 1 - 10 of 129 << page
of 13
>>
Sort by
Narrow your search

Resource type

article (129)


Language

English (105)

Arabic and English (18)

Arabic (3)


Year
From To Submit

2019 (1)

2018 (9)

2017 (7)

2016 (10)

2015 (6)

More...