research centers


Search results: Found 2

Listing 1 - 2 of 2
Sort by

Article
An FPGA-based Fault Tolerance Hypercube Multiprocessor DSP System
منظومة معالجة إشارة رقمية, متعددة المعالجات بهيكلية المكعب الفائق, متسامحةالأخطاء باعتماد دوائر ألـ FPGA

Authors: صباح وعد نايف --- أحمد فالح محمود العلاف
Journal: AL-Rafidain Engineering Journal (AREJ) مجلة هندسة الرافدين ISSN: 18130526 Year: 2010 Volume: 18 Issue: 1 Pages: 69-82
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

Abstract This paper describes a new proposed architecture for tolerating faults in hypercube multiprocessor DSP system. The architecture considered employs the TMS320C40 DSP processors as processing node. The system has a single spare DSP processor assigned to each cluster ( a group of four nodes ). Each pair of clusters share one FPGA unit connected to every node in the two clusters plus the two spare processors. The FPGA units in the system are devoted for data routing, data distributing (in real time processing), diagnosis, system reconfiguration and expanding. Every 3D hypercube has additional spare processors connected to FPGA device of that cube. The spare nodes are used in two stages to tolerate more than one faulty node in each cluster with a low overhead and minimum performance degradation. The system makes use 50% hardware redundancy in the form of spare nodes to achieve fault tolerance. The effectiveness of interprocessor communications and the mechanism of fault detection( for one and two fault ) has been successively simulated using (Xilinx Foundation F2.1i) simulator.Keywords: Fault Tolerance, Hypercube multiprocessor, TMS320C40, FPGA, DSP processor

يصف هذا البحث مقترح جديد لمعمارية منظومة اشارة رقمية متعددة المعالجات بهيكلية المكعب الفوقي متسامحة الاعطال. المنظومة المقترحة تستخدم معالجات الاشارة الرقمية نوع TMS320C40 كعقد معالجة في المنظومة. تحتوي المنظومة على معالج احتياط يخصص لكل مجموعة مكونة من اربع عقد معالجة. كل مجموعتين من العقد تشتركان بدائرة FPGA واحدة تربط بكل عقدة من عقد المجموعتين وكذلك تربط بالمعالج الاحتياط لكل مجموعة. دوائر ال FPGA في المنظومة تقوم بمهام تمرير البيانات (عند العمل بالزمن الحقيقي), تشخيص العطال, اعادة التشكيل والتوسع في المنظومة.للسماح بمعالجة اكثر من عطل ضمن نفس المجموعة, يحتوى كل مكعب ثلاثي الابعاد على معالجين احتياطيين اضافيين يربطان الى دائرة FPGA في المكعب. النظام المقترح يستخدم مكونات مادية اضافية بمعدل 50% لتحقيق تسامحية الاخطاء. واخيرا فقد تم عمل محاكاة لالية نقل البيانات في النظام المقترح وكذلك لالية كشف ومعالجة


Article
A Pipelined Fault Tolerant Architecture for Real time DSP Applications
معمارية الخط الإنتاجي متسامحة الأخطاء لتطبيقات معالجة الإشارة الرقمية

Author: Ahmad Falih Mahmood احمد فالح محمود - مدرس
Journal: AL-Rafidain Engineering Journal (AREJ) مجلة هندسة الرافدين ISSN: 18130526 Year: 2008 Volume: 16 Issue: 4 Pages: 93-102
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

AbstractThis paper presents a new, expandable, pipelined linear array architecture designed for transparently tolerating processor failures for real-time DSP applications. The proposed system use twelve TMS320C40 DSP processors ( Processor Modules PMs ) to construct ten stages pipelined system with two spare processors (SPs). However, the system can be expanded to increase the pipeline stages and the performance, and adding more spare processors to increase the dependability and reliability of the system. In Proposed scheme, the system can automatically reconfigure itself in the event of failure in one or two of its DSP processors and the computations continue unhindered without noticeable performance degradation. Each DSP processor communicates with neighboring processors through a high speed communication ports ( commport ). Some of these commports in every processor are used as a bypass links in case of failure of one or two processors. The system uses the forward-task-shift (FTS) mechanism to tolerate the fault by assigning the function of the failed processor to the next fault-free processor. Keywords- Linear processor array, fault tolerant, bypass links, pipelining, TMS320C40, DSP processors.

الخلاصة يُبين هذا البحث معمارية مصفوفة خطيّةِ لمعالجات الإشارة الرقمية, جديدة وقابلة للتوسيع صمّمتْ لتتَحَمُّل حالاتِ عطل المعالج لتطبيقاتِ معالجة الإشارة الرقمية في الزمن الحقيقي. النظامِ المُقتَرَحِ يستعمل اثنا عشرَ معالج إشارة رقمية نوع TMS320C40 لبناء نظام خط إنتاجي ذو عشْرة مراحلَ بمعالجين احتياطيين.على أية حال، النظام يُمْكِنُ أَنْ يُوسّعَ لزيَاْدَة مراحلِ الخط الإنتاجي وتحسين الأداء َوكذلك زيادة المعالجات الاحتياطيةً لزيَاْدَة الاعتمادية و المَوثُوقِيِّةِ النظامِ. في المخططِ المُقتَرَحِ، يمكن للنظام اعادة تشكيل نفسه آلياً في حالة حدوث عطلِ في واحد واثنان من معالجاتِ الإشارة الرقمية المستخدمة وان تستمر عمليات المعالجة دون انخفاض ملحوظ في الأداء. يَتّصلُ كُلّ معالج إشارة رقمية بالمعالجات المُجَاوَرَة عن طريق موانئ إتصال ذات سرعةِ قسم من هذه الموانئ تستخدم كوصلات عبور بين المعالجات في حالة حدوث عطل في واحد واثنان من معالجات النظام. يَستعمل النظام آلية لتجاوز الأعطال سميت باّلية إزاحة المهمة للإمام وذلك بتَخصيص مهمة المعالجِ ألعاطلِ إلى ألمعالجِ خالي مِنْ ألعطل التالي.

Listing 1 - 2 of 2
Sort by
Narrow your search

Resource type

article (2)


Language

English (2)


Year
From To Submit

2010 (1)

2008 (1)