research centers


Search results: Found 34

Listing 1 - 10 of 34 << page
of 4
>>
Sort by

Article
Design of Hierarchical Architecture of Multilevel Discrete Wavelet Transform Using VHDL Language
تصميم معمارية هيكلية لتحويل المويجة DWT متعدد المستويات بأستخدام لغة VHDL

Author: Waleed Fawwaz Shareef
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2010 Volume: 28 Issue: 7 Pages: 1350-1360
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

The wide spread of devices that use image processing in itsfunctions, like cellular phone and digital cameras, increases the need forspecialized processors for these functions as a replacement for softwareprograms that consume more time and resources. This paper presents ahardware description for discrete wavelet transform (DWT) module inVHDL language. The design involves the forward DWT (fDWT) and itsinverse (iDWT) characterized by variable number of transformation levels,ranging from one level to seven levels. Each one of these two modules isdesigned as hierarchical scheme that uses one-dimensional processingmodule twice to represent two-dimensional processing. The module can beused repeatedly on the same image for multilevel processing. Threeversions of the design are presented (v64, v128 and v256), each oneadapted different image size. Synthesis process showed that the designfrequency is about 56MHz. The simulation process showed that themaximum possible rounding error is about 0.012%. This resolution with thevariable number of processing level adapts this design to fit in manyapplications. Finally, a comparison of the proposed design with otherrelated work is presented, considering performance and specifications.

مع انتشار الاجهزة الحديثة التي تتضمن وظائفها معالجة الصور الرقمية, كالهواتفالخلوية و اجهزة التصويرالرقمية, ازدادت الحاجة الى توفر معالجات متخصصة تقوم بهذهالوظائف كبديل للبرمجيات التي تستغرق وقتا و مواردا اكثر. هذا البحث يقدم وصفا للكيانالعكسي و DWT الامامي و DWT التصميم يتضمن .VHDL بلغة DWT المادي لوحدةيتميز بمقدار متغير لعدد المستويات من واحد الى سبعة. كل وحدة منهما مصممة بصورةتركيبية من وحدات اصغر تقوم بعملية معالجة احادية البعد لتكوين وحدة ثنائية البعد. هذه الوحدةيمكن استخدامها تكراريا على نفس الصورة لتوفير معالجة متعددة المستويات. صممت ثلاثةكل منها مخصصة لحجم صورة مختلف. عملية ( v و 128 v و 256 v نماذج مختلفة ( 6456 . عملية المحاكاة اظهرت ان اكبر MHz تحليل التصميم اظهرت ان تردد التصميم هو تقريباخطأ تقريبي ممكن هو بقيمة 0.012 %. ان الدقة العالية مع العدد المتغير لمستوى المعالجة يجعل هذا التصميم ملائما لكثير من التطبيقات. اخيرا يقدم البحث مقارنة بين التصميم المقترحمع تصاميم اخرى مشابهة من حيث الاداء و المواصفات.

Keywords

wavelet --- image coding --- VHDL


Article
Implementing of Forward Link Channel CDMA2000-1x System by Using Simulink HDL Coder
تنفيذ لقناة الوصلة الامامية لنظام التقسيم الشفري لتعدد الوصولية CDMA2000-1x) باستعمال مشفر لغة الكيان المادي الكتلي ( (Simulink HDL Coder

Authors: Hadi T. Ziboon --- Alaa Y. Eisa
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2012 Volume: 30 Issue: 14 Pages: 2381-2400
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

This work is a proposed simulation for forward link channel of CDMA2000 -1xsystem by using QPSK, 8QAM and 16QAM, and converting the proposed systemto VHDL language by using Simulink HDL Coder for implementing in FPGAboard.The results of simulation for forward link channel of CDMA2000 system showsimprovement when using three levels of codes (LPNC, Walsh code and complexcoding) in the present of AWGN for QPSK modulation the system performance isimproved from (1.8 to 1.9) in dB for BER (Bit Error Rate) 10 to 10 and for8QAM the system performance is improved at (2.9) in dB for BER 10 to 10and for 16QAM the system performance is improved from (1 to 1.2) in dB for BER10 to 10 . The results of simulation in the present of AWGN and Rayleighfading channel are improvement within (0.5) in dB for the different DopplerFrequencies (5 - 230Hz).The Simulink HDL Coder has been used for converting the MATLABSimulinkmodels to VHDL language. The verification of the generated VHDLcode has been done using Altera-ModelSim program, while the synthesis reportsand board programming files have been obtained using the Quartus II program.System implementation has been done using FPGA technology with AlteraCyclone II boards. The implementation of the forward link channel by usingSimulink HDL coder shows feasibility and flexibility in solving the problem ofcomplex multiplication of complex spreading code also the practical results wereclosed to that obtained from ModelSim program.

أقترح ھذا العمل محاكات لقناة الوصلة الامامية لنظام التقسيم الشفري لتعدد الوصوليةوتحويل ( QPSK, 8QAM and 16QAM) باستعمال تقنية التضمين (CDMA-2000)Simulink HDL ) باستعمال مشفر لغة الكيان المادي الكتلي VHDL النظام القترح الى لغة.(FPGA) لتطبيقه على لوحة مصفوقة البوابات المنطقية الواسعة (coder(CDMA- نتائج محاكاة قناة الوصلة الامامية لنظام التقسيم الشفري لتعدد الوصولية ( 2000شفرة ،(LPNC) عند استعمال ثلاث انواع من الشفرات (الشفرة الطويلة للضوضاء المزيفةمن (QPSK) و التشفير المركب) في حضور الضوضاء حسن اداء النظام لتضمين Walshضمن نسبة خطأ 10 الى 10 و حسن اداء النظام لتضمين (dB) ( 1.8 الى 1.9 )ضمن نسبة خطأ 10 الى 10 و حسن اداء النظام لتضمين (dB) ( 8) عند ( 2.9 QAM)ضمن نسبة خطأ 10 الى 10 . نتائج المحاكاة (dB) ( 16 ) من ( 1 الى 1.2 QAM)(230 - لمختلف ترددات دوبلر ( 5 (dB) بحضور الضوضاء والخفوت تحسنت بمقدار 0.5.Hzلغرض تحويل (Simulink HDL Coder) تم استخدام مشفر لغة الكيان المادي الكتليتمت عملية التحقق من الكود .(VHDL) الى لغة (MATLAB-Simulink models)اما نتائج البناء وعملية تحميل البيانات وملفات البرمجة (ModelSim-Altera) باستخدام برنامجتم بناء النظام باستعمال تقنية مصفوفة البوابات المنطقية .(Quartus II) تمت باستخدام برنامجبناء قناة الوصلة الامامية بواسطة .Altera Cyclone II board مع (FPGA) الواسعةالذي بين الملائمة (Simulink HDL coder) استعمال مشفر لغة الكيان المادي الكتليوالمرونة من خلال حل مشكلة الضرب المعقد لشفرة الانتشار المعقدة وكذلك كانت النتائج العملية. (ModelSim) مقاربة لما تم الحصول عليه من برنامج

Keywords

CDMA --- FPGA --- LPNC --- VHDL


Article
FPGA Simulation of Type-3 Feistel Network of The 128 bits Block Size Improved Blowfish Cryptographic Encryption
محاكاة FPGA لشبكة فيستيل نوع 3 وحجم كتلة bits-128 لخوارزمية التشفير المطورة Blowfish

Authors: Ashwaq Talib Hashim --- Yousra A. Mohammed --- Ekhlas H. Karam
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2010 Volume: 28 Issue: 9 Pages: 1707-1718
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Reprogrammable devices such as Field Programmable Gate Arrays (FPGAs)are highly attractive options for hardware implementations of encryption algorithmsas they provide cryptographic algorithm agility, physical security, and potentiallymuch higher performance than software solutions , therefore this paper investigates ahardware design to efficiently implement block ciphers in VHDL based on FPGA’s.This hardware design is applied to the new secret-key block cipher called 128-bitsimproved Blowfish is proposed which is an evolutionary improvement of 64-bitsBlowfish designed to meet the requirements of the Advanced Encryption Standard(AES) to increase security and to improve performance. The proposed algorithm willbe used a variable key size up to 192 bytes. It is a Type-3 Feistel network iteratedsimple function 16 times.The resources used to implement the design just described are: the VHDLhardware description language, an FPGA platform from Xilinx and the XilinxSynthesis Technology (XST) software synthesis tools that belong to ISE 9.2i package.The device of choice is the XCV600-4fg680 belonging to the Virtex family ofdevices.In this paper, a pipeline and sequential methods are used to get a highthrougput (2.893Gbps) and a low area hardware design respectively.

خيارات جذّابة جداً (FPGA) الماديات القابلة للبرمجة مثل رقاقة المصفوفات المبرمحة لتطبيقات خوارزميات التشفيرِ كما يوفّرون أمن طبيعي ، وأداء أعلى بكثير فعلاً من حلولِ البرامجِ ،لذا هذه المقالة تَتحرى تطبيق تصميم مادي بشكل كفؤء لخوارمية تشفير جديدة بأستخدام لغة وصفالمستندة على رقاقة المصفوفات المبرمحة. هذا التصميمِ المادي يطبق على ( VHDL) الماديات 128- وهو تحسين تطويري bits Blowfish خوارزمية تشفير كتلية ذات المفتاح السري مسماةلزيادة الامنية ( AES) 64- صممت لتحقيق متطلبات معيار التشفير المتقدم bits Blowfish الىوتحسين الاداء. الخوارزمية المقترحة سوف تستخدم مفتاح متغير يقدر حجمه إلى حد 192 بايت.وهي شبكة فيستيل نوع 3 يكرر وظيفة بسيطة 16 مرة.المصادرالتي تسَتعملُ لَتطبيق التصميمِ الموصوف: لغة وصف الماديات رقاقة المصفوفاتإكس إس تي) أدوات تأليف ) Xilinx وتقنية تأليف (XCV600-4fg680) Xilinx المبرمجة من.ISE9.2i برامجِ الذي يعودانِ إلى برنامج

Keywords

Cryptographic --- Blowfish --- VHDL --- and FPGA


Article
Single Chip DWT-IDWT Processor Design with VHDL
تصميم معالج للتحويل المويجي المقطع باستخدام لغة وصف الدوائر المتكاملة ذات السرعة الفائقة

Authors: Ahmed khorsheed Al-Sulaifanie د. أحمد خورشيد السليفاني --- Yahya Taher Al-Dabbagh يحيى طاهر الدباغ
Journal: AL Rafdain Engineering Journal مجلة هندسة الرافدين ISSN: 18130526 Year: 2006 Volume: 14 Issue: 1 Pages: 58-72
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

Abstract: frames under C.LThe applications of Discrete Wavelet Transform necessitate fast computation. Full-customVLSI devices (ASIC) have been used for fast though expensive implementations of DWT.Field-Programmable Gate Array (FPGA) architectures offer economical but area-constrainedimplementation of DWT. The present paper proposes an important issues on the design andsimulation of ASIC and FPGA architectures for 1-D DWT as well as inverse DWT on asingle chip using VHDL simulation tools. The design of the programmable chip that can beused as 1-D DWT or IDWT is introduced based on two quadrature mirror filters (QMF), oneused with DWT (decomposition) and other used with IDWT. The design is modular; the chipcan easily be worked as DWT or IDWT with ability of selecting one of the fourcorresponding types of QMF wavelet filters (Daubechies 1, 2, 3 and 4).The first chip is implemented and simulated using FPGA for two word lengths 8-bit and12-bit respectively. The results show a clock speed of 66.2 MHz for 8-bit, and 55 MHz for12-bit. While the design of ASIC chip validate a clock speeds 85.5 MHz and 59.2 MHz for8-bit and 12-bit respectively. Simulation results have established that the higher word lengthincrease accuracy but at the expense of higher designed size and longest combinational logicbetween two storage elements. This means increasing the length of critical path as result ofcomplexity which decrease the maximum speed clock.Keywords: VHDL, Wavelet, FPGA, Architecture.

متكاملةورغم أدائها العالي في تنفيذ التحويل المويجي ، إلا .ASIC ذات تكامل واسع جدًا ومكرسة لهذه التطبيقات من نوعتوفر تنفيذ اقتصادي لمساحة الكيان المادي المستغل في تنفيذ FPGA أنها ذات كلفة عالية أيضًا. إن معمارياتالتحويل المويجي المقطع. هذا البحث يستعرض مسائل مهمة حول التصميم ومحاكاة معماريات الدوائر المتكاملة ذاتفي التحويل المويجي المقطع ذو البعد الواحد FPGA ومصفوفة البوابات القابلة للبرمجة حقليًا ASIC التطبيق الخاصالوصفية كأداة للمحاكاة. إن التصميم VHDL والتحويل المويجي المقطع العكسي على رقاقة مفردة وباستخدام لغةللرقاقة المبرمجة التي ممكن أن تستخدم للتحويل المويجي المقطع أو التحويل المويجي المقطع العكسي والمستعرضةفي هذا البحث، تستند على نوعين من مرشحات المرآة المتعامدة ، أحدهما يستخدم لأجل تحليل الإشارة والاخر لإعادةتركيبها. طبيعة التصميم منتظمة، وبالإمكان استخدام الرقاقة للوظيفة المذكورة أعلاه مع القابلية على أختيار واحد منلنوعين FPGA أربعة مرشحات مزودة بها وهي ديوبجز 3،2،1 و 4. الرقاقة الأولى نّفذت وعمل لها محاكاة باستخداممن طول الكلمة التي تمثل بها عينات الإشارة ومعاملات المرشحات وهي 8 بت و 12 بت. النتائج أظهرت أن نبضةالساعة التي تعمل بها الرقاقة بالإمكان أن تصل إلى 66,2 ميكا هرتز في حالة التصميم بطول كلمة 8 بت، و 55 ميكايوفر سرعة نبضة ساعة تصل إلى 85,5 ميكا هرتز ASIC هرتز في حالة 12 بت، بينما التصميم على رقاقةو 59،2 ميكا هرتز لحالتي 8 بت و 12 بت على التوالي. نتائج المحاكاة أظهرت أن زيادة طول الكلمة تعطي زيادة فيدقة النتائج ولكن على حساب زيادة في حجم التصميم وزيادة طول مجاميع البوابات المنطقية ما بين وحدتي خزن،وهذا يعني زيادة في طول المسار الحرج كنتيجة للتعقيد الحاصل والتي بدورها تؤدي إلى نقصان في أعلى سرعةلنبضة الساعة التي تعمل بها الرقاقة.

Keywords

Keywords: VHDL --- Wavelet --- FPGA --- Architecture


Article
Design and Implementation of VHDL Model for PCMCIA Memory Card Controller
تصميم نموذج VHDL وتنفيذه لمسيطر بطاقات الذاكرة نوع PCMCIA

Authors: Mohammad N, Abdullah --- Yousra A. Mohammed
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2005 Volume: 24 Issue: 6 Pages: 696-706
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Keywords

PCMCIA memory cards --- VHDL --- FPGA


Article
MIPS CPU DESIGN AND IMPLEMENTATION BASED CYCLONE II FPGA BOARD
تصميم وبناء معالج مبس مبنيا على نسق مصفوفة البوابات المبرمجة نوع سايكلون2

Author: Ibtesam R. K. Al-Saedi
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2016 Volume: 20 Issue: 2 Pages: 39-54
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

The aim of this work is to design and implement a simple MIPS CPU by using Cyclone II FPGA without complex control unit. MIPS- Processor has been studied and realized to design, simulate and implement its components by using VHDL and FPGA Board under Quartus version “8.1 software packages. This design in a modern FPGA environment has done and used to finally realize the hardware components (RF, PC, ALU, RAM, ROM and Multiplexer). Also, the design has used a module principle to implement the components of the Microprocessor which provides high flexibility in expanding the hardware and software units of its components when there is a need to change the structure of the design without a complex central control unit. This method of design provides high flexibility especially for embedded systems which are planted in a variety of applications. The success of the design has been tested through the work of the processor as an integrated in all components under its instructions with simple control unit.

الهدف من هذا العمل تصميم وبناء نوع من المعالجات الدقيقة MIPS ( مليون ايعاز في الثانية) نوع RISC (الكومبيوترات ذات ايعازات مقننة) بدون وحدة سيطرة معقدة باستخدام Cyclone II FPGA Board. تم دراسة، تصميم، محاكاة وبناء هذا النوع من المعالجات الدقيقة باستخدام برمجيات محاكاة المكونات المادية VHDL ولجميع مكونات المعالج وبناء ايعازاته باستخدام منصة المحاكاة البرمجية المعروفة لهذا النوع من البرمجة 8.1 Quartus. صمم معالج المبس في بيئة حديثة لل FPGA وببرنامج المحاكاة الذي في نهايتة تم إدراك المكونات المادية لوحدات المعالج الأساسية (RF, PC, ALU, RAM, ROM و Multiplexer) باستخدام مبدأ الوحدات التركيبية (Module) التي استخدمت في التصميم و البناء حيث وفرت مرونة عالية عند تغيير او توسيع بنية التصميم او عند توسيع الوحدات المادية والبرمجية لمكونات المعالج حسب المهام المطلوبة و دون استخدام وحدة سيطرة مركزية معقدة . هذه الطريقة في التصميم ومن خلال توفير مرونة عالية في توسيع مهام محددة تجعلها مناسبة للانظمة المطمورة او والمزروعة Embedded Systems و لتطبيقات متنوعة . تم اختبار نجاح التصميم من خلال عمل المعالج كوحدة متكاملة بجميع مكوناته تحت جميع الايعازات بوحدة السيطرة البسيطة.

Keywords

MIPS --- Computer Architecture --- VHDL --- Simulation


Article
Coloring Of Gray-Scale Image Using FPGA

Author: Ammar A. Hassan
Journal: Journal of Engineering مجلة الهندسة ISSN: 17264073 25203339 Year: 2010 Volume: 16 Issue: 4 Pages: 5932-5945
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

The image processing is one from the most powerful fields in the modern DSP techniques; also it has wide range of applications this day such as image compression, filtering and coloring. However, these processes required to a huge data processing so it has a problem under real time or movie.The huge data processing under real time requires spatial processing tools such as super parallel processing computers or spatial hardware systems. This paper introduces a mechanism of coloring gray scale image algorithm through dedicated hardware devices.The FPGA devices are used as a more suitable platform for image processing applications, special methods of parallelism and pipelining technique can be reconfigured and synthesized on FPGA categories. Xilinx series are selected as a platform of coloring algorithm by transferring the color property between pair image, source (colored) and target (gray) images.The algorithm colorizes each gray scaled pixel by matching chromatic value of it with each pixel of colored image and synthesis it on the Xilinx FPGA devices using VHDL synthesizer tool. Many computational and process manners of this scheme are presented of 8-bit precision for each pixel of pair image.Finally, testing and performance of this technique obtained on ISE 4.1i software implementation and comparing results with other simulator results.

أن معالجة الصور هي واحدة من أغلب المجالات الرائعة في تقنيات معالجة الإشارة الرقمية الحديثة والتي لها مدى واسع من التطبيقات في الوقت الحاضر, مثالاً على ذلك ضغط الصور; الترشيح والتلوين. مع ذلك هذه العمليات تتطلب معالجة بيانات واسعة جداً لذلك تعتبر مشكلة ضمن تطبيقات الزمن الحقيقي والأفلام السينمائيةأن معالجة البيانات الواسعة ضمن تطبيقات الزمن الحقيقي تتطلب أدوات معالجة خاصة مثل حاسبات معالجة متوازية عالي أو منظومات كيان مادي خاصة. هذا البحث يقدم خوارزمية لتلوين الصور الرمادية من خلال أجهزة كيان مادي مخصصة. أن أجهزة الكيان المادي المسماة حيز البوابات المرتب بهيئة صفوف قابلة للبرمجة (FPGAs) والتي تستخدم أرضية جداً مناسبة لتطبيقات معالجة الصور بطرق خاصة من التقنيات المتوازية ومجموعة التقنيات شبه الموازية التي يمكن إعادة تشكلها وتراكيبها على أصناف (FPGAs).أن سلسلة Xilinx التي تم اختيارها كأرضية لخوارزمية التلوين بواسطة نقل اللون المناسب بين الصورتين ] المصدر (ملونة) والهدف (الرمادية)[.الخوارزمية المقترحة تقوم بتلوين كل نقطة رمادية بمطابقة قيمة اللون الخاص بها مع كل نقطة بالصورة الملونة وتراكيبها على أجهزة ال (FPGAs) باستخدام أدوات تراكيب بلغة الكيان المادي المسماة بـ (VHDL). عدد من الحسابات وطرق المعالجة لهذه الهيكلية يتم طرحها بدقة "8" بت لكل نقطة لكلا الصورتين.أخيراً اختبار ألأداء لهذه التقنية تم الحصول عليها من خلال برنامج البناء والتنفيذ المسمى بـ (ISE 4.1i) ومقارنة النتائج مع نتائج محاكاة أخرى.

Keywords

coloring --- Gray-scale --- DSP --- VHDL --- Xilinx --- FPGA.


Article
Implementing Fuzzy Logic Controller Using VHDL
تنفيذ مسيطر المنطق الضبابي باستخدام VHDL

Authors: Yousra A. Mohammed --- Leena K. Hashim
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2007 Volume: 25 Issue: 9 Pages: 1049-1055
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Design of a Fuzzy Logic Controller (FLC) requires more design decisions thanusual, for example rule base, inference engine, defuzzifiction, and data pre- andpost processing.This paper describes a way to implement a simple (FLC) in VHDL, there arethree parts to fuzzy controller, the fuzzification of the inputs, the defuzzificationof the outputs, and the rule base. The controller that is implemented hasdemonstrated a 2-input, 1-output fuzzy controller with 5-membership functions.This paper identifies and describes the design choices related to simple fuzzy logiccontroller, based on an international standard which is underway.In this paper, we propose a VHDL-based logic synthesis approach for designingto reduce design time. A complete description of the controller (A fuzzier,defuzzifier parts and a rule based are written in VHDL by using Active_HDL andare assembled and synthesized using logic synthesis tools of ISE4.1 software. Theefficiency of the generated hardware is explored for FPGAs technology.

ان تصميم مسيطر المنطق الضبابي يتطلب قرارات فوق العادية، على سبيل المثال بخصوص أجزاءه الثلاثة.( fuzzier, defuzzifier and a rule based)كبيئة برمجية VHDL تصف هذه المقالة كيفية تصميم هذا المسيطر البسيط بأجزاءه الثلاثة بأستخدام لغة2-input, كبيئة مادية وذلك لتقليل زمن التصميم. ان هذا المسيطر مصمم ليعمل مع (- 1 FPGA و التصف هذه المقالة ايضا اختيارات التصميم المتعلقة بهذا .(output & 5-Membership functionالمسيطر اعتمادا على القياسات الدولية الجارية.لغرض ال Active_HDL واخيرا قد تم تصميم هذا المسيطر بأجزاءه الثلاثة بأستخدام برنامجفقد تم (Implementation) والتنفيذ synthesis اما لغرض ال ,Functional Simulation.ISE بأستخدام برنامج 4.1


Article
An FPGA Based a Digital Circuit Design for Route Optimization
اعتماد مصفوفات البوابات المنطقیة القابلة للبرمجة في المیدان في تصمیم الدائرة المنطقیة الخاصة بالطریق الأمثل

Author: Ivan A. Hashim
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2012 Volume: 30 Issue: 7 Pages: 1117-1131
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Route optimization is searching problem to find the shortest path from starting to end point within certain criteria. In this paper, a digital circuit design implementation was presented according to the Dijkstra algorithms and with new digital technology. The proposed circuit is built using VHDL and simulated using Xilinx ISE 9.2i package. The test of the implemented circuit was made by use a 25 point network mapto select the shortest path between any two specific points (from point 3 to point 24). Simulation behavioral model results show that proposed circuit satisfies the specified operational requirements. The result appears this requirement with a short time (depend on the clock frequency used 50MHz). Furthermore, this circuit is flexible toincrease the number of point in the map network.

الممر الأمثل ھي مشكلة البحث لإیجاد الممر الأقصر من نقطة البدایة إلى نقطة نھایة (ھدف). ھذا البحث یقدم تصمیم لدائرة الكترونیة رقمیة وفق نظام دیجكسترا وباستخدام تقنیة حدیثة رقمیة قابلة Xilinx ISE 9.2i وتمت محاكاته باستخدام VHDL للبرمجة . تم بناء الدائرة المقترح باستخدام لفحص ھذه الدائرة تم استخدام نموذج مؤلف من 25 نقطة مرتبة لاختیار الممر الأقصر بین .package أي نقطتین معینتین (من نقطة 3 إلى نقط ة 24 ) . لقد أظھرت نتائج محاكة ھذا النموذج بان الدائرة المقترح قد حقق المتطلبات التشغیلیة المحددة. وكانت النتائج تظھر الغرض من التصمیم. الوقت 50 ) ویمكن تقلیل الوقت بزیادة تردده. كذلك فان ھذه الدائرة MHz) المستغرق یعتمد على تردد النبضة مرنة عند زیادة عدد النقاط في المخطط.


Article
FPGA Implementation of Ternary Content Addressable Memory
بناء ذاكرة محتوى العَنْوَنَة ثلاثية القيم باستخدام مصفوفة البوابات المنطقية المبرمجة

Author: Layla Hattim Abood ليلى حاتم عبود
Journal: AL-MANSOUR JOURNAL مجلة المنصور ISSN: 18196489 Year: 2015 Issue: 24 Pages: 53-74
Publisher: Private Mansour college كلية المنصور الاهلية

Loading...
Loading...
Abstract

Ternary Content Addressable Memories (TCAM) are the memories that search the data depend on the content stored in them. They are higher level than Content Addressable Memory (CAM) because they are search unknown value also i.e. ternary states, the ternary states is ternary-valued logic or multi-valued logic, in CAM we refer to memory that is addressable by binary data while in TCAM means that the data may contain “don’t care” bits besides logic zero and logic one values. TCAM is used in network routers, ATM switch systems ,data compression. This paper presents FPGA design and simulation to test a TCAM cell for its search operation using VHDL language with ISE9.2i program and implemented on FPGA Altera DE2 kit.

ذاكرة محتوى العنونة ثلاثية القيم هي ذاكرة تقوم بالبحث عن البيانات بالاعتماد على المحتوى المخزون فيها, هي تعتبر اعلى مستوى من ذاكرة محتوى العنونه الثنائية القيم لانها تبحث عن القيم الغير معروفة قيمتها ايضا اي التي ليست صفر ولا واحد وتسمى ثلاثية القيم او متعددة القيم المنطقية . في ذاكرة محتوى العنونه العاديه او الثنائيه يتم الاشارة بالبحث عن البيانات ذات القيم الثنائيه المتعارف عليها وهي الـ 0,1)) اما في ذاكرة محتوى العنونة الثلاثيه القيم سيتم اضافه قيمه ثالثه بالاضافه الى القيمتين اعلاه وهي قيمه غير محددة .هذا النوع من ذاكرة محتوى العنونه الثلاثية القيم يستخدم في مسارات الشبكات وفي انظمه تحويل نمط الانتقال الغير متزامن وفي ضغط البيانات . في هذا البحث نقدم تنفيذ عمليه بحث البيانات في خليه ذاكرة محتوى العنونة الثلاثي القيم باستخدام لغة وصف المكونات المادية باستخدام برنامج ISE9.2i ومن ثم تنفيذه على بطاقة مصفوفة البوابات المنطقية المبرمجة من نوع Altera DE2.

Listing 1 - 10 of 34 << page
of 4
>>
Sort by
Narrow your search

Resource type

article (34)


Language

English (28)

Arabic and English (5)

Arabic (1)


Year
From To Submit

2018 (1)

2017 (1)

2016 (6)

2015 (2)

2014 (3)

More...