research centers


Search results: Found 4

Listing 1 - 4 of 4
Sort by

Article
Efficient FPGA Design Flow Based QAM Modulator Using System Generator and MATLAB
تَصمیم فعال لمصفوفة البوابات المبرجة (إف بي جي أي) یعتمد التعدیل الرباعي باستخدام مولد النظام وبرنامج ماتلاب

Authors: Majid S. Naghmash ماجد صلال نغمش --- Khaleel J. Hammadi خلیل جدیع حمادي --- Ali M. Hammadi علي مھدي حمادي
Journal: AL-MANSOUR JOURNAL مجلة المنصور ISSN: 18196489 Year: 2014 Issue: 22 Pages: 45-63
Publisher: Private Mansour college كلية المنصور الاهلية

Loading...
Loading...
Abstract

This study presents, efficient FPGA Virtex-5 design flow based QAMmodulator using System Generator from Xilinx and MATLAB frommathworks. To allow all digital communication systems for easy adoptedwith more complicated coding and modulation techniques, the SoftwareRadio (SR) mode has to be used which is extremely in meeting theincreasing demands of the wireless communication and mobile industry.However, in this study, the shortest and efficient paths to design an FPGAusing MATLAB, Xilinx System Generator, ModelSim, synplify Pro and ISE(Integrated Software Environments ) software tools is introduced. Thefloating point design in MATLAB has been moved to fixed point valuesusing the most attractive and friendly Xilinx DSP system generatorsoftware a model based approach associated with assistance softwarefrom Mathworks and Synplicity. Result obtained shows an importantutilization in Look Up Table (LUT) and Slices in FPGA Virtex-5 design.This demonstrates the ability of less power consumption.

ھذه الدراسة تقدم ،تَصمیم وتنفیذ مصفوفة البوابات المبرمجة بالاعتماد على التعدیل الرباعي باستخداممولد النظام وبرنامج ماتلاب. للسَماح لكُلّ أنظمة الإتصالِ الرقمیةِ لتبني تقنیات تحمیل وتشفیر اكثر تعقیدا،ِ یَجِبُ أَنْ یُستَعمل نمط إس دي آر بشكل ملحوظ لتامین الطلبات المتزایدةِ مِنْ إتصالِ اللاسلكي والصناعةَالنقَّالةَ. لذلك، تعتمد ھذه الدراسةِ، على الطرق الأقصر والكفوءة لتَصمیم مصفوفة البوابات المبرمجة منماتلاب وآي إس إي ( بیئاتَ البرامجِ , Synplify خلال استخدام برنامج ، مولّد نظامِ ، مودیلسمالمتكاملة) و أدوات برامجِ مُقَدَّمةُ. تصمیم تمثیل قیم الاعداد في برنامج ماتلاب یحول إلى قِیَمِ الثابتةِباستخدام البرنامج الأكثر شیوعا وحداثة المتمثل بقاعدة المعالج الرقمي للاشارة . ان حاملات الاشارةورموزھا یمكن اكتشافھا بالاعتماد على دائرة قفل الطور . النتائج التي تم الحصول علیھا تؤكد علىامكانیة تحسین وتقلیل عدد الجداول والشرائح في تصمیم مصفوفة البوابات المبرمجة مما یعني استھلاكاقل للقدرة

Keywords

FPGA --- Virtex-5 --- SR --- MATLAB --- Sys. Gen


Article
IMPLEMENTATION OF MULTIRATE TECHNIQUE IN WIRLESS APPLICATION USING FPGA
تطبيق تقنيات متعددة السرع مع المستلمات الهوائية بأستخدام حقل مصفوفاتالبوابات القابلة للبرمجة

Author: Ali M.Al-Bermani علي محمد حسين
Journal: Journal of university of Anbar for Pure science مجلة جامعة الانبار للعلوم الصرفة ISSN: ISSN: 19918941 Year: 2008 Volume: 2 Issue: 1 Pages: 159-168
Publisher: University of Anbar جامعة الانبار

Loading...
Loading...
Abstract

:Multirate filter is one of the main parts that determining the receiveing quality in wireless communication. Wireless applications including ETSI DVB-T/H digital terrestrial television transmission and IEEE network standards such as 802.11 (“WiFi”), 802.16 (“WiMAX”) have high quality data acquisition and storage system requirements which increasingly take advantage using multirate techniques to avoid the use of expensive anti-aliasing analogue filters and to handle efficiently signal of different bandwidths which require different sampling frequencies. So, the present work deals with the design and implementation of multistage distributed arithmetic FIR filter with efficient cost of multiplication and storage requirement. Previous work concerning the implementation of filter is either using special programmable devices or DSP processors. Some of these works used the FPGA based architectures to implement filter in single stage but with high cost and complex design to implement.
The designed arrangements are simulated and implemented using VHDL based software on Virtex-II FPGA chip. High signal resolution and large dynamic range are the main features achieved in the work.

ان التطور الحاصل في الاتصالات ونقل المعلومات ادى الى زيادة في سرعة الأشارة وتزايد في عدد الأشاراتالمنقولة عبرالقنوات حيث دعت الحاجة الى تطوير مستلمات تستوعب هذه الزيادة في تدفق المعلومات واماكن خزنها بحيثتعالج بسرعة تواكب سرعة الأشارة . هذا التطور تطلب اختيار مرشحات بكلفة عالية لتواكب كفائة الأشارة بأختلاف الحزمحيث ادى ذالك الى زيادة في الكلفة. فكان الهدف الأساسي من هذا البحث هو تصميم وبناء تقنيات متعددة السرعفي المرشحات وتطبيقها في المعالجات المستلمة للأشارة الهوائية للحصول على أكفأ تصميم (Multirate techniques)وذلك بالسماح للأشارة بالدخول للتقنية باقل نسبة ممكنة وذلك بتقليل نظام المنقي الى اقل حد ممكن . تم اختيار المرشح(Kaiser لأنه يعطي افضلية مع الأشارات المنتقلة مع استخدام اسلوب نافذة قيصر (Decimation FIR filter) المخفضالتي تعطي تكلفة قليلة في بناء المرشحات المحددة الأستجابة مع طور خطي مستقر. تم استخدام حقل المصفوفات window)(VHDL) لأنجاز وتطبيق مخفض الترددات حيث استخدمت لغة (Virtex-II) بتطبيقه على الأداة (FPGA) القابلة للبرمجةبحيث يقلل مسارات الأشارة للتصميم في داخل التصميم ومقارنته مع التصاميم الأخرى التي استخدمت مرشح واحد او عدةحيث اعطت نتائج ناجحة في تقليل الكلفة (ISE 4.1i) مكونات مختلفة في السرع. ان التصميم المقترح تم استخدامه معبمستوى عالي جدا بالرغم من التطور في تصميم المستقبل وذلك باستخدام تقنيات متعددة السرع على المرشحات وهي تواكبالترددات حيث ضهرت انها تواكب سرع عالية وبتأخير جدا قليل في الأشارة مقارنة مع التصاميم الأخرى.


Article
LOW COST REVERSIBLE SIGNED CONVERTER
محولات الاشارة المعكوسة واطئة الكلفة

Author: Wisam haitham abbood وسام هيثم عبود
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2009 Volume: 13 Issue: 4 Pages: 106-111
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

The image compression required signed data that has a symmetric about zero to improve the efficiency of the compression. The unsigned images will convert to signed images using 1’complement (1’C) converter or 2’complement (2’C) converter. The converter (1’C or 2’C) has two problems first is the transform is not reversible because the overlap in the last two values for 1’C or the first two values for 2’C. Second it is high cost for the general converter. The proposed method is a hybrid method between 1’C and 2’C make the overlap in the middle two values, that will give a reversible conversion and it has a very low cost for the general converter.

إن معظم أنظمة ضغط الصورة تحتاج إلى بيانات ممثلة بطريقة حمل الإشارة في حين إن بعض الصور تحزن بطريقة المقدار فقط. لذا فان عملية ضغط الصورة تحتاج إلى تحويل البيانات الممثلة بطريقة المقدار فقط إلى بيانات ممثلة بطريقة حمل الإشارة.إن هذه العملية تتطلب طرح مقدار مساوي لنصف القيمة القصوى. و تتم هذه العملية باستخدام المتمم الثنائي أو الأحادي الرقمي وكلتا الطريقتين تعد غير عكسية بسبب حصول تراكم في البيانات عند أول أو آخر قيمتين.إن الطريقة المقترحة تستخدم المتمم الأحادي للنصف الأول من البيانات و المتمم الثنائي للنصف الثاني وهذا التهجين سيؤدي إلى حصول تراكم في البيانات عند القيمتين الوسطى و التي ستمثل صفر موجب و صفر سالب و هذه القيمتين تكون متساوية في المقدار عند إجراء الحسابات إلا أنها تعيد قيم مختلفة عند إعادتها إلى بيانات ممثلة بطريقة المقدار. إضافة إلى أن هذه الطريقة سوف تعطي دائرة رقمية ابسط بكثير من تلك التي تعطيها الطريقتين الأساسية.


Article
Design And Implementation Of High Speed Complex Multiplier Using Fpga

Author: Ali Mohammed Hassan Al-Bermani
Journal: AL-NAHRAIN JOURNAL FOR ENGINEERING SCIENCES مجلة النهرين للعلوم الهندسية ISSN: 25219154 / eISSN 25219162 Year: 2008 Volume: 11 Issue: 1 Pages: 91-97
Publisher: Al-Nahrain University جامعة النهرين

Loading...
Loading...
Abstract

Multiplication is an important part in real-time digital signal processing (DSP). The present work deals with the design and implement of complex multiplier/mixer using Field Programmable Gate Array (FPGA) chip with low cost and high speed.Two devices of FPGA are chosen to implement the design; to achieve the task of mixer system implementation. The rules that are important for such implementation are proposed in order to reach the minimum cost and high speed requirement for the individual component of mixer system. These components are software simulated using VHDL language, with software called MODELSIM version SE-EE5.4a. Since mixer is important in any digital receiver because of high speed need, so different multiplier method are proposed with different data resolution and different worst case of additional noise. To achieve high speed data, a parallel tree multiplier is used with Wallace tree method which is optimal in speed but it has a complicated routing that makes it impractical to implement, because of this, we present a modification for fast parallel multiplier using both Wallace tree and Booth algorithm to achieve a sufficient design for most of DSP application. The proposed design of mixer is simulated using ISE4.1i and results in successful achievement of its desired specification. The final implementation of programmable (4, 8, 16, 32 and 64) bit mixer data input resolution is achieved using Virtex-II devices and also implemented in LP-2900 CPLD device. The resulting performance depending on multiplier method are viewed in mixer cost. However, the routing is much more regular with great reduction in FPGA cost and it is achieved for the desired mixer when compared with other methods.

ان عملية الضرب هي عملية مهمة في اعطاء نتيجة واقعية لتطبيقات معالجة الاشارة الرقمية.يتعامل هذا البحث مع تصميم وتطبيق الة عقدية لضرب الارقام (complex multiplier (mixer باستخدام شريحة الكترونية قابلة للبرمجة (FPGA)بكلفة قليلة وسرعة عالية. اختير جهازين من ال(FPGA) لتطبيق التصميم والوصول لمهمة الضارب العقدي. تم افتراض الشروط المهمة لهذا التطبيق لغرض الوصول الى اقل كلفة واعلى سرعة. استخدمت لغة ال(VHDL) لتصميم البرامج وتم تطبيقها في برنامج (MODELSIM) من نوع (SE_EE.5a). بما ان الضارب العقدي هو جزء مهم في ايمستلم رقمي, استخدم ضارب من نوع شجرة والس للوصول الى السرعة العالية مع انه ضارب معقد وغير عملي في التطبيق.لذلك تم اجراء تعديل عليه باستخدام ضارب شجرة والس مع خورازمية بوث للوصول الى التصميم المطلوب في معظم تطبيقات معالجة الاشارة الرقمية. تم الحصول على نتائج جيدة بمحاكاة تصاميم الضارب العقدي باستخدام برنامج(ISE4.1i) . للحصول على الدقة المطلوبة, استخدمت مدخلات البرامج المصممة (4 بت, 8 بت , 16 بت, 32 بت , 64 بت) وطبقت باستخدام (Vertix II) كما طبقت في .يتوضح اداء النظام المصمم من خلال (LP-2900 CPLD)الكلفة الناتجة.

Listing 1 - 4 of 4
Sort by
Narrow your search

Resource type

article (4)


Language

Arabic and English (3)

English (1)


Year
From To Submit

2014 (1)

2009 (1)

2008 (2)