research centers


Search results: Found 12

Listing 1 - 10 of 12 << page
of 2
>>
Sort by

Article
Survey: Internet of Thing Using FPGA

Author: Noor Kareem Jumaa
Journal: Iraqi Journal for Electrical And Electronic Engineering المجلة العراقية للهندسة الكهربائية والالكترونية ISSN: 18145892 Year: 2017 Volume: 13 Issue: 1 Pages: 38-45
Publisher: Basrah University جامعة البصرة

Loading...
Loading...
Abstract

Everything in its way to be computerized and most of the objects are coming to be smart in present days.Modern Internet of Thing (IoT) allows these objects to be on the network by using IoT platforms. IoT is a smartinformation society that consists of smart devices; these devices can communicate with each other without human'sintervention. IoT systems require flexible platforms. Through the use of Field Programmable Gate Array (FPGA),IoT devices can interface with the outside world easily with low power consumption, low latency, and bestdeterminism. FPGAs provide System on Chip (SoC) technique due to FPGAs scalability which enables the designerto implement and integrate large number of hardware clocks at single chip. FPGA can be deemed as a specialpurpose reprogrammable processor since it can process signals at its input pins, manipulate them, and give offsignals on the output pins. In this paper, using FPGA for IoT is the limelight.

Keywords

FPGA --- IoT --- Altera --- Xilinx.


Article
Coloring Of Gray-Scale Image Using FPGA

Author: Ammar A. Hassan
Journal: Journal of Engineering مجلة الهندسة ISSN: 17264073 25203339 Year: 2010 Volume: 16 Issue: 4 Pages: 5932-5945
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

The image processing is one from the most powerful fields in the modern DSP techniques; also it has wide range of applications this day such as image compression, filtering and coloring. However, these processes required to a huge data processing so it has a problem under real time or movie.The huge data processing under real time requires spatial processing tools such as super parallel processing computers or spatial hardware systems. This paper introduces a mechanism of coloring gray scale image algorithm through dedicated hardware devices.The FPGA devices are used as a more suitable platform for image processing applications, special methods of parallelism and pipelining technique can be reconfigured and synthesized on FPGA categories. Xilinx series are selected as a platform of coloring algorithm by transferring the color property between pair image, source (colored) and target (gray) images.The algorithm colorizes each gray scaled pixel by matching chromatic value of it with each pixel of colored image and synthesis it on the Xilinx FPGA devices using VHDL synthesizer tool. Many computational and process manners of this scheme are presented of 8-bit precision for each pixel of pair image.Finally, testing and performance of this technique obtained on ISE 4.1i software implementation and comparing results with other simulator results.

أن معالجة الصور هي واحدة من أغلب المجالات الرائعة في تقنيات معالجة الإشارة الرقمية الحديثة والتي لها مدى واسع من التطبيقات في الوقت الحاضر, مثالاً على ذلك ضغط الصور; الترشيح والتلوين. مع ذلك هذه العمليات تتطلب معالجة بيانات واسعة جداً لذلك تعتبر مشكلة ضمن تطبيقات الزمن الحقيقي والأفلام السينمائيةأن معالجة البيانات الواسعة ضمن تطبيقات الزمن الحقيقي تتطلب أدوات معالجة خاصة مثل حاسبات معالجة متوازية عالي أو منظومات كيان مادي خاصة. هذا البحث يقدم خوارزمية لتلوين الصور الرمادية من خلال أجهزة كيان مادي مخصصة. أن أجهزة الكيان المادي المسماة حيز البوابات المرتب بهيئة صفوف قابلة للبرمجة (FPGAs) والتي تستخدم أرضية جداً مناسبة لتطبيقات معالجة الصور بطرق خاصة من التقنيات المتوازية ومجموعة التقنيات شبه الموازية التي يمكن إعادة تشكلها وتراكيبها على أصناف (FPGAs).أن سلسلة Xilinx التي تم اختيارها كأرضية لخوارزمية التلوين بواسطة نقل اللون المناسب بين الصورتين ] المصدر (ملونة) والهدف (الرمادية)[.الخوارزمية المقترحة تقوم بتلوين كل نقطة رمادية بمطابقة قيمة اللون الخاص بها مع كل نقطة بالصورة الملونة وتراكيبها على أجهزة ال (FPGAs) باستخدام أدوات تراكيب بلغة الكيان المادي المسماة بـ (VHDL). عدد من الحسابات وطرق المعالجة لهذه الهيكلية يتم طرحها بدقة "8" بت لكل نقطة لكلا الصورتين.أخيراً اختبار ألأداء لهذه التقنية تم الحصول عليها من خلال برنامج البناء والتنفيذ المسمى بـ (ISE 4.1i) ومقارنة النتائج مع نتائج محاكاة أخرى.

Keywords

coloring --- Gray-scale --- DSP --- VHDL --- Xilinx --- FPGA.


Article
Design A Real Time Fast Fuzzy Filter Using Fpga

Authors: Dr. Ekhlas H. Karam --- Assist. Prof.Dr. Dhafer R. Zaghar --- Assist. Prof. Dr. Khamis A. Zidan
Journal: AL-NAHRAIN JOURNAL FOR ENGINEERING SCIENCES مجلة النهرين للعلوم الهندسية ISSN: 25219154 / eISSN 25219162 Year: 2010 Volume: 13 Issue: 1 Pages: 74-83
Publisher: Al-Nahrain University جامعة النهرين

Loading...
Loading...
Abstract

A nonlinear filtering is an important partof processing and restoring image sequence.The computation complexity of these filteringalgorithms makes them difficult for real-timeprocessing. This paper presents the designand implementation of a pure fuzzy filter,which is effective to remove the impulse noise,and a new method for hardwareimplementation into single chip FPGA isproposed. The construction of the fuzzy filteris simple and depends on a set of fuzzy rulesto well detect and remove noise pulses.Simulation results show that the fuzzy filterexhibits better filtering properties thanstandard median filters. The basic FPGAimplementation of the filter cannot reach thelimit for real time processing with goodefficiency. The proposed fuzzy filter isimplemented by modifying the input datalocations and increase the speed of processingseven times without any increase in the cost.

تعتبر المرشحات اللاخطية من اهم الاجزاء في معالجة الصور, حيث ان تعقيد هذه المرشحات يجعل من الصعب بناءها بتقنية الوقت الحقيقي (real-time). في هذا البحث تم تصميم و بناء مرشح ضبابي (fuzzy filter) لازالة الضوضاء النقطية. و قد تم اقتراح تقنية (FPGA) لبناء هذا المرشح بقطعة واحده. ان تركيبة المرشح تعتمد على مجموعة من القواعد الضبابية المصممة بصورة بسيطة لفحص وازالة الضوضاء النقطية بصورة جيدة. ومن نتائج المحاكاة تبين ان هذا المرشح يعطي نتائج افضل من مرشحات الوسيط التقليدية. وحيث ان البناء الاولي للمرشح لايغطي متطلبات الوقت الحقيقي, لذلك فان الاقتراح الجديد يعتمد على تحوير مواقع الدخل للمرشح مما يؤدي الى زيادة السرعة الى سبعة اضعاف دون اي زيادة في الكلفة


Article
DIFFERENT FPGA PRODUCTS BASED IMPLEMENTATION OF LTE TURBO CODE
مختلف منتجات FPGA على أساس تنفيذ رمز توربو LTE

Loading...
Loading...
Abstract

In the long- term evolution(LTE) physical layer, using turbo code is considered the core of the errorcorrectingcode. This paper presents an implementation of LTE turbo decoding using the Log- Maximum aposteriori (MAP) algorithm with reduced number of required cycles approximately by 75% based on serial toparallel operation. Additionally, an improvement for this algorithm based on polynomial regression function isdone to reduce the implementation complexity. These system implementations, are designed with 40 bit block sizeof the input using Xilinx System Generator (XSG) to show its applicability in real time using two approaches;Hardware Co-Simulation and HDL Netlist based on three devices, Xilinx Kintex- 7, Spartan- 6 and Artix- 7.From the hardware implementation observation, the system becomes completely real time by the user control usingthe switches on the board. Also, this system has taken the resources utilization from the devices less than other works.

في تطور على المدى الطويل (LTE) الطبقة المادية ، واستخدام رمز توربو يعتبر جوهر تصحيح الأخطاءالتعليمات البرمجيه. تقدم هذه الورقة تنفيذًا لفك تشفير توربو LTE باستخدام Log- الحد الأقصىالخلفية (MAP) خوارزمية مع انخفاض عدد الدورات المطلوبة تقريبا بنسبة 75 ٪ على أساس المسلسل إلىعملية متوازية. بالإضافة إلى ذلك، تحسين لهذه الخوارزمية استناداً إلى دالة الانحدار متعدد الحدودالقيام به للحد من تعقيد التنفيذ. تم تصميم تطبيقات النظام هذه، بحجم كتلة 40 بتمن الإدخال باستخدام مولد نظام Xilinx (XSG) لإظهار انطباقه في الوقت الحقيقي باستخدام نهجين؛الأجهزة المشاركة في المحاكاة وHDL Netlist على أساس ثلاثة أجهزة، Xilinx Kintex- 7، سبارتان- 6 وArtix- 7.من مراقبة تنفيذ الأجهزة ، يصبح النظام في الوقت الحقيقي تمامًا من خلال التحكم في المستخدم باستخداممفاتيح التبديل على متن الطائرة. أيضا، هذا النظام قد اتخذت استخدام الموارد من الأجهزة أقل من الأعمال الأخرى.


Article
LOW COST REVERSIBLE SIGNED CONVERTER
محولات الاشارة المعكوسة واطئة الكلفة

Author: Wisam haitham abbood وسام هيثم عبود
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2009 Volume: 13 Issue: 4 Pages: 106-111
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

The image compression required signed data that has a symmetric about zero to improve the efficiency of the compression. The unsigned images will convert to signed images using 1’complement (1’C) converter or 2’complement (2’C) converter. The converter (1’C or 2’C) has two problems first is the transform is not reversible because the overlap in the last two values for 1’C or the first two values for 2’C. Second it is high cost for the general converter. The proposed method is a hybrid method between 1’C and 2’C make the overlap in the middle two values, that will give a reversible conversion and it has a very low cost for the general converter.

إن معظم أنظمة ضغط الصورة تحتاج إلى بيانات ممثلة بطريقة حمل الإشارة في حين إن بعض الصور تحزن بطريقة المقدار فقط. لذا فان عملية ضغط الصورة تحتاج إلى تحويل البيانات الممثلة بطريقة المقدار فقط إلى بيانات ممثلة بطريقة حمل الإشارة.إن هذه العملية تتطلب طرح مقدار مساوي لنصف القيمة القصوى. و تتم هذه العملية باستخدام المتمم الثنائي أو الأحادي الرقمي وكلتا الطريقتين تعد غير عكسية بسبب حصول تراكم في البيانات عند أول أو آخر قيمتين.إن الطريقة المقترحة تستخدم المتمم الأحادي للنصف الأول من البيانات و المتمم الثنائي للنصف الثاني وهذا التهجين سيؤدي إلى حصول تراكم في البيانات عند القيمتين الوسطى و التي ستمثل صفر موجب و صفر سالب و هذه القيمتين تكون متساوية في المقدار عند إجراء الحسابات إلا أنها تعيد قيم مختلفة عند إعادتها إلى بيانات ممثلة بطريقة المقدار. إضافة إلى أن هذه الطريقة سوف تعطي دائرة رقمية ابسط بكثير من تلك التي تعطيها الطريقتين الأساسية.


Article
An FPGA Based Vehicles Density Dependent Intelligent Traffic Light System
اعتماد مصفوفة البوابات القابلة للبرمجة موقعیاً في نظام الإشارات المروریة الذكي المعتمد على كثافة المركبات

Author: Najmah A. Habeeb
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2012 Volume: 30 Issue: 13 Pages: 2186-2196
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

In this paper, a vehicles density dependent intelligent traffic light system based onFPGA has been built. The intelligent traffic light system counts the number ofavailable vehicles in the sides of the traffic intersection via the sensors placed onthe ends of the road. Subsequently, it determines passage time required for eachside, depending on the density of existing vehicles in it, in order to pass the largestnumber of vehicles in the intersection during a certain time. The proposed systemis built using VHDL, simulated using Xilinx ISE 9.2i package, and implementedusing Spartan-3A XC3S700A FPGA kit. Implementation and Simulationbehavioral model results show that proposed system fits the specified functionalrequirements, and finds a solution to overcome the problem of traffic jam atintersections.

یق وم نظ ام .FPGA تم بناء نظام الإشارات المرویة الذكیة بالاعتماد على كثافة المركبات باستخدامالإشارات المروریة الذكي بحساب عدد المركبات المتوفرة في جوانب التقاطع المروي م ن خ لالالمتحسسات التي توضع على أطراف الطریق. بعد ذلك، سوف یتم حساب وقت المرور اللازم لك لجانب بالاعتماد على كثافة المركبات فیھ لجعل اكبر عدد من المركبات تمر في التقاطع خلال وق توت م محاكات ھ باس تخدام VHDL مع ین. ت م بن اء النظ ام المقت رح ف ي ھ ذا البح ث باس تخدام لغ ة ال .Spartan-3A XC3S700A FPGA kit وت م تنفی ذه باس تخدام Xilinx ISE 9.2i packageأظھ رت نت ائج تنفی ذ و محاك اة ھ ذا النم وذج ب ان النظ ام المقت رح ق د ط ابق المتطلب ات التش غیلیةالمحددة، وقد اوجد حلا لعلاج مشكلة الاختناق في التقاطعات المروریة.


Article
Field Programmable Gate Array (FPGA) Model of Intelligent Traffic Light System with Saving Power
نموذج (FPGO) لنظام الاشارات المرورية الذكي الحافظ للطاقة الكهربائية

Author: Ali Hashim Jryian علي هاشم جريان
Journal: Al-Khwarizmi Engineering Journal مجلة الخوارزمي الهندسية ISSN: 18181171 23120789 Year: 2012 Volume: 8 Issue: 4 Pages: 96-105
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

In this paper, a FPGA model of intelligent traffic light system with power saving was built. The intelligent traffic light system consists of sensors placed on the side's ends of the intersection to sense the presence or absence of vehicles. This system reduces the waiting time when the traffic light is red, through the transition from traffic light state to the other state, when the first state spends a lot of time, because there are no more vehicles. The proposed system is built using VHDL, simulated using Xilinx ISE 9.2i package, and implemented using Spartan-3A XC3S700A FPGA kit. Implementation and Simulation behavioral model results show that the proposed intelligent traffic light system model satisfies the specified operational requirements.

تم بناء نموذج FPGA لنظام الإشارات المروية الذكي الحافظ للطاقة الكهربائية. يتكون نظام الإشارات المرورية الذكي من متحسسات توضع على أطراف جوانب التقاطع لتحسس وجود أو غياب المركبات. يقوم هذا النظام على تقليل وقت الانتظار عندما يكون ضوء الإشارة المرورية حمراء، وذلك من خلال الانتقال من حالة ضوئية مرورية إلى حالة أخرى عندما تكون الحالة الأولى تهدر الوقت، وذلك لعدم وجود المركبات فيها. تم بناء هذا النظام باستخدام لغة الـ VHDL وتم محاكاته باستخدام Xilinx ISE 9.2i package ، وتم تنفيذه باستخدام Spartan-3A XC3S700A FPGA kit. لقد أظهرت نتائج محاكاة هذا النموذج بان نظام الإشارات المروية الذكي المقترح قد حقق المتطلبات التشغيلية المحددة.


Article
Efficient Hardware Implementation of the Pipelined DES Encryption Algorithm Using FPGA
تنفيذ مادي كفوء بأسلوب خطوط الأنابيب لخوارزمية التشفير DES باستخدام FPGA

Author: Noor Najeeb Qaqos نور نجيب قاقوس
Journal: AL-Rafidain Engineering Journal (AREJ) مجلة هندسة الرافدين ISSN: 18130526 Year: 2014 Volume: 22 Issue: 5 Pages: 212-223
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

AbstractThis paper presents a high throughput reconfigurable hardware implementation of DES Encryption algorithm.This achieved by using a new proposed implementation of the DES algorithm using superpipelinedconcept.DES are simulated using Xilinx 9.2i software with the use of VHDL as the hardware description languageand implemented using Spartan-3E FPGA kit.The DES Encryption algorithm achieved a high throughput of18.327Gbps and 3235 number of Configurable Logic Blocks (CLBs), obtaining the fastest hardware implementation with better area utilization.Comparison is made between the proposed implementation and other recent implementations. The comparison results indicate that a high throughput with optimized resource utilization scan be achieved using a super pipelined concept on the proposed design in a single FPGA chip.

يقدم هذا البحث تنفيذاً مادياً قابلاً لإعادة التهيئة ذو كفاءة عالية لخوارزمية DESباقتراح تنفيذ جديد لهذه الخوارزمية باستخدام أسلوب خطوطالأنابيب الفائقة السرعة. استخدم برنامج Xilinx 9.2i بالاعتماد على لغة وصف الكيان المادي VHDL القابلة للتنفيذ على FPGA Chip Spartan-3E Kitلمحاكاة الخوارزمية المقترحة.أظهرت الخوارزمية الكفاءة العالية بمقدار 18.327 Gbps وباستغلال(CLBs3235)فقط من حجم رقاقةFPGA المستخدمة وسرعة تنفيذ مع استغلال جيد للمصادر.بينت مقارنة النتائج بين التنفيذ المقترح مع النتائج الخاصة ببناءات أخرى مقدمة موخرًا كفاءة عالية للنموذج المقترح واستغلال المصادر بشكل مثالي باستخدام أسلوب خطوط الأنابيب الفائق السرعة المقترح والمنفذ على رقاقة FPGA مفردة.


Article
FPGA BASED 2×2 MMSE MIMO-OFDM SYSTEM USING XILINX SYSTEM GENERATOR
أعتمادFPGA في بناء منظومة 2×2 MMSE MIMO-OFDM باستخدام مولد النظام Xilinx

Author: Fadhil Sahib Hasan
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2017 Volume: 21 Issue: 1 Pages: 152-176
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

Multiple-input multiple-output orthogonal frequency division multiplexing (MIMO-OFDM) is a powerful technique to increase the capacity of wireless communication system and decrease the effect of selective fading to flat fading channel. In this paper 2×2 MIMO-OFDM system is implemented using Xilinx system generator (XSG). Simple MMSE equalizer is implemented at the receiver to detect the signal over MIMO channel. The following features are implemented and added to the proposed system: increasing security of the system using chaos based scrambling, using 16-ADQAM modulation to solve the ambiguity problem and implement FFT in pipelining method. The results show that the original data is recovered successfully at the receiver. The VHDL code file is generated for this system for Xilinx Virtex-4 device for hardware implementation purposes. The system is routed in successfully using ISE 14.1 program with resources of 21% slices Flip Flop, 57% LUT, 71% occupied slices and 87% DSP 48s numbers from the selected device. The Xilinx system generator is more flexible, easier, and reliable and gives optimum design for FPGA technique comparing with conventional FPGA design.

تعتبر تقنية المقسم المتعامد التردد ذو المدخلات المتعددة والمخرجات المتعددة اسلوب فعال لزيادة قدرة الاستيعاب في انظمة الاتصال اللاسلكية وتقليل تأثير التوهين الانتقائي للقناة الى توهين مسطح. في هذا البحث تم بناء منظومة بأستخدام مولدة نظام Xilinx . تم استخدام تقنية MMSE Equalizer لكشف الاشارة خلاة قناة MIMO. تم اضافة الخصائص التالية للمنظومة: زيادة امنية النظام باستخدام التشفير القائم على الفوضوية, حل مشكلة الغموض باستخدام التضمين 16ADQAM و بناء الدالة FFT باستخدام طريقة الانابيب. النتائج اثبتت بان الاشارة الاصلية تم استرجاعها عند المستلم بشكل صحيح ولقد تم توليد ملف الشفرة VHDL للنظام المقترح مع جهازXilinx Virtex-4. تم توجيه النظام بنجاح باستخدام برنامج ISE 14.1 بموارد 21 ٪ شرائح Flip Flop ، 57 ٪ LUT ، 71 ٪ شرائح المحتلة و 87 ٪ 4s8 DSP من الجهاز المحدد .ان مولد النظام Xilinx يعتبر اكثر مرونة ,سهولة , موثوقية ويعطي التصميم الامثل لتقنية FPGA مقارنه بالطريقة التقليديه لتصميمFPGA .

Keywords

MIMO --- OFDM --- MMSE --- Chaos based PRBG --- ADQAM --- Xilinx System Generator --- FPGA.


Article
DESIGN OF HAMMING CODE FOR 64 BIT SINGLE ERROR DETECTION AND CORRECTION USING VHDL
تصميم شفرة (Hamming) لـ 64 بت لاكتشاف ومعالجة الخطأ المفرد باستخدام لغة (VHDL)

Author: Adham Hadi Saleh ادهم هادي صالح
Journal: DIYALA JOURNAL OF ENGINEERING SCIENCES مجلة ديالى للعلوم الهندسية ISSN: 19998716/26166909 Year: 2015 Volume: 8 Issue: 3 Pages: 22-37
Publisher: Diyala University جامعة ديالى

Loading...
Loading...
Abstract

Hamming code is an efficient error detection and correction technique which can be used to detect single and burst errors, and correct errors. In communication system information data transferred from source to destination by channel, which may be corrupted due to a noise. So to find original information we use Hamming code.In this paper, we have described how we can generate 7 redundancy bit for 64 bit information data. These redundancy bits are to be interspersed at the bit positions (n = 1, 2, 4, 8, 16, 32 and 64) of the original data bits, so to transmit 64 bit information data we need 7 redundancy bit generated by even parity check method to make 71 bit data string. At the destination receiver point, we receive 71 bit data, this receives data may be corrupted due to noise. In Hamming technique the receiver will decided if data have an error or not, so if it detected the error it will find the position of the error bit and corrects it. This paper presents the design of the transmitter and the receiver with Hamming code redundancy technique using VHDL. The Xilinx ISE 10.1 Simulator was used for simulating VHDL code for both the transmitter and receiver sides.

شفرة (Hamming) هي تقنية لاكتشاف الخطأ وتصحيحه والتي يمكن أن تستخدم لكشف خطأ واحدة أو عدة أخطاء، أن قابلية هذه التقنية في الكشف عن الخطأ الذي يحدث لبت واحد ومعالجته تتم بكفاءة عالية و التي يمكن أن تحدث عندما يتم نقل البيانات الثنائية من جهاز إلى آخر. في أنظمة الاتصالات يتم نقل البيانات من المرسل إلى المستلم خلال الوسط الناقل ، والتي قد تعرض للتلف بسبب الضوضاء. تعمل شفرة (Hamming) على العثور على المعلومات الأصلية من خلال اكتشاف الخطأ ومعالجته .هذا البحث، يصف كيف يمكننا توليد 7 بت أضافية و أضافتها للبيانات الأصلية ذات ال 64 بت. هذه البتات الاضافية ستتخلل المواقع (ن = 1، 2، 4، 8، 16، 32، 64) مع بتات البيانات الأصلي. يتم نقل البيانات والمعلومات( 64 بت مع 7) لجعل سلسلة البيانات 71 بت بتقنية اكتشاف المزدوجات الثنائية عند المرسل. عند نقطة الاستلام، قد تصل البيانات ذات71 بت وجزء من البيانات تالفة بسبب الضوضاء. تتم عند المستقبل و باستخدام تقنية (Hamming) تحديد إذا كان هتاك خطأ في البيانات أم لا، وفي حال الكشف عن الخطأ سيتم العثور على موقع الخطأ و تصحيحه . هنا استخدم XILINX ISE 10.1 لمحاكاة. VHDL وهو مترجم يستخدم لمحاكاة لغة VHDL ولرسم مخطط الرسم البياني، في هذا البحث تم تصميم المرسل والمستقبل لشفرة (Hamming) بتقنية التكرار باستخدام (VHDL) وهي لغةَ وصفيةِ تستخدم لتصميم الدوائر الالكترونية .الكلمات الرئيسية: شفرة (Hamming)، تصحيح الخطأ، اكتشاف الخطأ، طريقة اكتشاف الخطا بالمزدوجات الثنائية، بت التكرار، لغةVHDL ،XILINX ISE 10.1 المحاكي.

Listing 1 - 10 of 12 << page
of 2
>>
Sort by
Narrow your search

Resource type

article (12)


Language

English (7)

Arabic and English (3)


Year
From To Submit

2020 (1)

2017 (2)

2016 (1)

2015 (1)

2014 (1)

More...