research centers


Search results: Found 7

Listing 1 - 7 of 7
Sort by

Article
Replacing the Hardware Addition Operation by Software algorithm without Carry
استبدال عملية الجمع بالبوابات بخوارزمية بدون استخدام تحميل

Author: Imad Matti Bakkow عماد متي بكو
Journal: Al-Ma'mon College Journal مجلة كلية المامون ISSN: 19924453 Year: 2013 Issue: 21 Pages: 277-285
Publisher: AlMamon University College كلية المامون الجامعة

Loading...
Loading...
Abstract

This paper presents a new method to perform the arithmetic addition operation on numbers in a faster way in comparison with the existing one on computers. The proposed method builds a new architecture for the adder circuit in the CPU, So that there is no need for a waiting time to perform carrying bits from low order position to high order position when adding two numbers.The details of the new method are successfully tested with many different examples.

يقدم هذا البحث طريقة جديدة لتنفيذ عملية الجمع الحسابية على الاعداد بصورة أسرع مقارنة بما هو معتمد عليه في الحاسبات الالكترونية. تبني الطريقة المقترحة معمارية لدائرة الجامع( (adder circuitفي المعالج المركزي بحيث لا يعد هنالك حاجة الى وقت للانتظار (waiting time)، عند تنفيذ عملية التحميل(carry bit) من المرتبة السابقة للعدد الى المرتبة اللاحقة له عند جمع عددين.وقد تم اختبار تفاصيل الطريقة الجديدة بنجاح على امثلة عديدة مختلفة.


Article
Complete Neural Network on a Single FPGA Chip
بناء شبكة عصبية باستخدام FPGA واحدة

Author: Dhafer R. Zaghar ظافر رافع زغير
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2010 Volume: 14 Issue: 3 Pages: 53-69
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

This paper presents a hardware implementation approach for Neural Networks (NNs) on a Programmable System-On-Chip. This is an intrinsic online evolution system that can be genetically evolved and adapted to change in input data patterns dynamically without any need for multiple Field Programmable Gate Array (FPGA) reconfigurations to accommodate various network structure/parameter changes. This will remove a considerable bottleneck for performance.The hardware implementation of NN using FPGA has two main problems. First it is required a large cost because it has a large number of multipliers, lock up tables (LUTs) and adders. Second the additional error that generate from the truncation of numbers when each value in software has minimum 64-bit while it has in hardware maximum 16-bit.This paper discusses combinations methods to reduce the cost and increase the speed of NN and propose a novel approaches to removes a considerable bottleneck and reduce the cost of a NN to plausible range under FPGA hardware.

هذا البحث يناقش اساليب البناء المادي (hardware implementation) للشبكات المخيه (Neural Networks) باستخدام اسلوب بناء النظام في قطعه واحده قابله للبرمجه (Programmable System-On-Chip). وهذا الاسلوب يعطي نظام مرن و قابل للتعديل دون الحاجه الى عدة قطع من مصفوفة البوابات الواسعه القابله للبرمجه (FPGA) و هذا بدوره يؤدي الى ازالة معظم العقبات التي تقلل من كفاءه النظام. ان اسلوب البناء المادي للشبكات المخيه باستخدام مصفوفة البوابات الواسعه القابله للبرمجه يملك مشكلتان اساسيتان الاولى انه يتطلب حجم كبير بسبب العدد الكبير من وحدات الضرب و الجدوله و الجمع. اما المشكله الثانيه فهي نسبه الخطأ الكبيره التي تنتج من عمليه تقليص سعه الرقم و التي تتمثل ب 64 خانه على الاقل في حالة البرامجيات ولكنها في حالة البناء المادي لا تتعدى 16 خانه. ان هذا البحث سيناقش طرق مركبه لتقليل الكلفه و زيادة السرعة للشبكات المخيه لغرض ازالة العقبات و تقليص حجمها بحيث تصبح ذات حجم يمكن بناءه في قطعة واحده من مصفوفه البوابات الواسعه القابله للبرمجه.


Article
LOW COST REVERSIBLE SIGNED CONVERTER
محولات الاشارة المعكوسة واطئة الكلفة

Author: Wisam haitham abbood وسام هيثم عبود
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2009 Volume: 13 Issue: 4 Pages: 106-111
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

The image compression required signed data that has a symmetric about zero to improve the efficiency of the compression. The unsigned images will convert to signed images using 1’complement (1’C) converter or 2’complement (2’C) converter. The converter (1’C or 2’C) has two problems first is the transform is not reversible because the overlap in the last two values for 1’C or the first two values for 2’C. Second it is high cost for the general converter. The proposed method is a hybrid method between 1’C and 2’C make the overlap in the middle two values, that will give a reversible conversion and it has a very low cost for the general converter.

إن معظم أنظمة ضغط الصورة تحتاج إلى بيانات ممثلة بطريقة حمل الإشارة في حين إن بعض الصور تحزن بطريقة المقدار فقط. لذا فان عملية ضغط الصورة تحتاج إلى تحويل البيانات الممثلة بطريقة المقدار فقط إلى بيانات ممثلة بطريقة حمل الإشارة.إن هذه العملية تتطلب طرح مقدار مساوي لنصف القيمة القصوى. و تتم هذه العملية باستخدام المتمم الثنائي أو الأحادي الرقمي وكلتا الطريقتين تعد غير عكسية بسبب حصول تراكم في البيانات عند أول أو آخر قيمتين.إن الطريقة المقترحة تستخدم المتمم الأحادي للنصف الأول من البيانات و المتمم الثنائي للنصف الثاني وهذا التهجين سيؤدي إلى حصول تراكم في البيانات عند القيمتين الوسطى و التي ستمثل صفر موجب و صفر سالب و هذه القيمتين تكون متساوية في المقدار عند إجراء الحسابات إلا أنها تعيد قيم مختلفة عند إعادتها إلى بيانات ممثلة بطريقة المقدار. إضافة إلى أن هذه الطريقة سوف تعطي دائرة رقمية ابسط بكثير من تلك التي تعطيها الطريقتين الأساسية.


Article
Develop Security of Non-linear Stream Cipher System Based on Adder
تطوير السرية في نظام التشفير الانسيابي اللاخطي من نوع Adder

Journal: Journal of Basrah Researches (Sciences) مجلة ابحاث البصرة ( العلميات) ISSN: 18172695 Year: 2007 Volume: 33 Issue: 3B Pages: 1-6
Publisher: Basrah University جامعة البصرة

Loading...
Loading...
Abstract

The strength of stream cipher system depends on the strength of keystream generator. The generator generates pseudo-random-sequence which passes randomness tests. Non-linear stream cipher based on Adder has a number of shortages. This weakness is failure of randomness tests and success of correlation attacks. In this paper, Adder is developed by inserting a third shift register. It leads to improve the generator to pass randomness tests. Also, the non-linear complexity is increased and correlation attack is faced.

قوة نظام التشفير الانسيابي تعتمد على قوة مولد المفتاح الذي ينتج سلسلة شبة عشوائية. إن المولد يولد سلسلة شبة عشوائية التي تنجح في عدد من الاختبارات. ونظام التشفير الانسيابي اللاخطي الذي يعتمد على الدالة Adder له عدد من نقاط الضعف غير المرغوبة تؤدي به إلى الفشل بمواجهة الاختبارات العشوائية ونجاح نسبي في هجوم الارتباط. في هذا البحث تم تطوير الدالة Adder بإضافة مسجل إزاحة ثالث لتحسين قدرته على تجاوز الاختبارات العشوائية. بالإضافة إلى زيادة التعقيد اللاخطي للسلسلة المتولدة ويكون مقاوماً لكسر الشفرة باستعمال هجوم الارتباط.


Article
Design of n-Bit Adder without Applying Binary to Quaternary Conversion

Authors: Walaa MH. Khalaf --- Dhafer Zaghar --- Kadhum Al-majdi
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2019 Volume: 37 Issue: 3part (A) Engineering Pages: 106-111
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Abstract- Microprocessor has been considered as most important part inICs manufacturing and making progress since more than 50 years, soincreasing microprocessor speed is paid attention in all technologies. ALUis known as the slowest part in microprocessor because of the ripple carry,nowadays microprocessor uses 8-uints as pipeline, each one has 8-bits forimplementing 64-bit, working in this form has been captured themicroprocessor development and limited its speed for all its computations.Parallel processing and high speed ICs always trying to increase this speedbut unfortunately it remains limited. The contemporary solution forincreasing microprocessors speed is the Multiple Valued Logic (MVL)technology that will reduce the 8-bits to 4-qbits, this paper proposes a newdesign of a 2-qbit full adder (FA) as a basic unit to implement MVL ALU(AMLU) that has 8-units as pipeline, each one consists of 4-qbits toimplement 32-qbit which is equivalent to 64-bit, without applying binary toquaternary conversion and vice versa. The proposed design increasesmicroprocessors speed up to 1.65 times, but also a little increase ofimplementation


Article
Reduction of the error in the hardware neural network
تقليل مستوى الخطأ لبناء الشبكة العصبية

Author: Dhafer r. Zaghar ظافر رافع زغير
Journal: Al-Khwarizmi Engineering Journal مجلة الخوارزمي الهندسية ISSN: 18181171 23120789 Year: 2007 Volume: 3 Issue: 2 Pages: 1-7
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

Specialized hardware implementations of Artificial Neural Networks (ANNs) can offer faster execution than general-purpose microprocessors by taking advantage of reusable modules, parallel processes and specialized computational components. Modern high-density Field Programmable Gate Arrays (FPGAs) offer the required flexibility and fast design-to-implementation time with the possibility of exploiting highly parallel computations like those required by ANNs in hardware. The bounded width of the data in FPGA ANNs will add an additional error to the result of the output. This paper derives the equations of the additional error value that generate from bounded width of the data and proposed a method to reduce the effect of the error to give an optimal result in the output with a low cost.

ان عملية بناء الشبكات العصبية الذكية (ANNs) باستخدام المكونات المادية يكسبها سرعة عالية مقارنه بالبرامجيات التي تنفذ على معالج احادي مايكروي و ذلك بسبب كون البناء باستخدام المكونات المادية يعتمد على المعالجة المتوازية. ان واحدة من احدث طرق البناء المادي المستخدمه هي مصفوفة البوابات الواسعة القابلة للبرمجة (FPGA) و التي تتميز بالمرونة و السرعة العالية. ان من محددات البناء باستخدام المكونات المادية هي كون ناقل البيانات محدد بسعة معينة ثابته و هذا التقييد يسبب اضافة نسبة خطاء الى النتائج النهائية. سيقوم هذا البحث باشتقاق المعادلات التي تمثل نسبة الخطاء الاضافي و تقترح طريقة مناسبه لتقليل هذا الخطاء و بزيادة كلفة قليلة للحصول على نسبة خطاء قليلة مع كلفة غير عالية.

Keywords

Neural --- co-processor --- DSP --- FPGA --- ISE 4.1i software --- adder --- multiplier.


Article
Design of Software Approach for Speeding up Addition Arithmetic Operation
تصميم طريقة برمجية لتسريع عملية الجمع الحسابية

Author: Imad Matti Bakko
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2013 Volume: 31 Issue: 3 Part (B) Scientific Pages: 381-390
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

This paper presents a new method to perform arithmetic addition operation on numbers in a faster way in comparison with the exist one on computers.The proposed method builds a new architecture for the Adder Circuit in the CPU, which does not perform any carry operations. In fact, there is no need for a waiting time to perform carrying bits from low order positions to high order positions when adding two numbers.The new method is successfully tested with many different examples.

يقدم هذا البحث طريقة جديدة لتنفيذ عملية الجمع الحسابية على الإعداد بصورة أسرع مقارنة بما هو معتمد عليه حاليا في الحاسبات الالكترونية.تقترح هذه الطريقة بناء معمارية دائرة الجامع (adder circuit) في المعالج المركزي , بحيث لا وجود فيها لعملية التحميل (carry), حيث لايعد هنالك حاجة إلى وقت للانتظار (waiting time) عند تنفيذ التحميل (carry bit) من المرتبة السابقة للعدد إلى المرتبة اللاحقة له وذلك عند جمع عددين.تم اختبار تفاصيل الطريقة الجديدة بنجاح على امثلة عديدة مختلفة.

Listing 1 - 7 of 7
Sort by
Narrow your search

Resource type

article (7)


Language

Arabic and English (3)

English (3)

Arabic (1)


Year
From To Submit

2019 (1)

2013 (2)

2010 (1)

2009 (1)

2007 (2)