research centers


Search results: Found 6

Listing 1 - 6 of 6
Sort by

Article
FPGA Simulation of Type-3 Feistel Network of The 128 bits Block Size Improved Blowfish Cryptographic Encryption
محاكاة FPGA لشبكة فيستيل نوع 3 وحجم كتلة bits-128 لخوارزمية التشفير المطورة Blowfish

Authors: Ashwaq Talib Hashim --- Yousra A. Mohammed --- Ekhlas H. Karam
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2010 Volume: 28 Issue: 9 Pages: 1707-1718
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Reprogrammable devices such as Field Programmable Gate Arrays (FPGAs)are highly attractive options for hardware implementations of encryption algorithmsas they provide cryptographic algorithm agility, physical security, and potentiallymuch higher performance than software solutions , therefore this paper investigates ahardware design to efficiently implement block ciphers in VHDL based on FPGA’s.This hardware design is applied to the new secret-key block cipher called 128-bitsimproved Blowfish is proposed which is an evolutionary improvement of 64-bitsBlowfish designed to meet the requirements of the Advanced Encryption Standard(AES) to increase security and to improve performance. The proposed algorithm willbe used a variable key size up to 192 bytes. It is a Type-3 Feistel network iteratedsimple function 16 times.The resources used to implement the design just described are: the VHDLhardware description language, an FPGA platform from Xilinx and the XilinxSynthesis Technology (XST) software synthesis tools that belong to ISE 9.2i package.The device of choice is the XCV600-4fg680 belonging to the Virtex family ofdevices.In this paper, a pipeline and sequential methods are used to get a highthrougput (2.893Gbps) and a low area hardware design respectively.

خيارات جذّابة جداً (FPGA) الماديات القابلة للبرمجة مثل رقاقة المصفوفات المبرمحة لتطبيقات خوارزميات التشفيرِ كما يوفّرون أمن طبيعي ، وأداء أعلى بكثير فعلاً من حلولِ البرامجِ ،لذا هذه المقالة تَتحرى تطبيق تصميم مادي بشكل كفؤء لخوارمية تشفير جديدة بأستخدام لغة وصفالمستندة على رقاقة المصفوفات المبرمحة. هذا التصميمِ المادي يطبق على ( VHDL) الماديات 128- وهو تحسين تطويري bits Blowfish خوارزمية تشفير كتلية ذات المفتاح السري مسماةلزيادة الامنية ( AES) 64- صممت لتحقيق متطلبات معيار التشفير المتقدم bits Blowfish الىوتحسين الاداء. الخوارزمية المقترحة سوف تستخدم مفتاح متغير يقدر حجمه إلى حد 192 بايت.وهي شبكة فيستيل نوع 3 يكرر وظيفة بسيطة 16 مرة.المصادرالتي تسَتعملُ لَتطبيق التصميمِ الموصوف: لغة وصف الماديات رقاقة المصفوفاتإكس إس تي) أدوات تأليف ) Xilinx وتقنية تأليف (XCV600-4fg680) Xilinx المبرمجة من.ISE9.2i برامجِ الذي يعودانِ إلى برنامج

Keywords

Cryptographic --- Blowfish --- VHDL --- and FPGA


Article
Implementing Fuzzy Logic Controller Using VHDL
تنفيذ مسيطر المنطق الضبابي باستخدام VHDL

Authors: Yousra A. Mohammed --- Leena K. Hashim
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2007 Volume: 25 Issue: 9 Pages: 1049-1055
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Design of a Fuzzy Logic Controller (FLC) requires more design decisions thanusual, for example rule base, inference engine, defuzzifiction, and data pre- andpost processing.This paper describes a way to implement a simple (FLC) in VHDL, there arethree parts to fuzzy controller, the fuzzification of the inputs, the defuzzificationof the outputs, and the rule base. The controller that is implemented hasdemonstrated a 2-input, 1-output fuzzy controller with 5-membership functions.This paper identifies and describes the design choices related to simple fuzzy logiccontroller, based on an international standard which is underway.In this paper, we propose a VHDL-based logic synthesis approach for designingto reduce design time. A complete description of the controller (A fuzzier,defuzzifier parts and a rule based are written in VHDL by using Active_HDL andare assembled and synthesized using logic synthesis tools of ISE4.1 software. Theefficiency of the generated hardware is explored for FPGAs technology.

ان تصميم مسيطر المنطق الضبابي يتطلب قرارات فوق العادية، على سبيل المثال بخصوص أجزاءه الثلاثة.( fuzzier, defuzzifier and a rule based)كبيئة برمجية VHDL تصف هذه المقالة كيفية تصميم هذا المسيطر البسيط بأجزاءه الثلاثة بأستخدام لغة2-input, كبيئة مادية وذلك لتقليل زمن التصميم. ان هذا المسيطر مصمم ليعمل مع (- 1 FPGA و التصف هذه المقالة ايضا اختيارات التصميم المتعلقة بهذا .(output & 5-Membership functionالمسيطر اعتمادا على القياسات الدولية الجارية.لغرض ال Active_HDL واخيرا قد تم تصميم هذا المسيطر بأجزاءه الثلاثة بأستخدام برنامجفقد تم (Implementation) والتنفيذ synthesis اما لغرض ال ,Functional Simulation.ISE بأستخدام برنامج 4.1


Article
DESIGN AND IMPLEMENTATION OF FPGA BASED MOBILE PHONE CONTROLLER
تصميم وتنفيذ الهاتف المتنقل كمسيطر بأستخدام مصفوفة البوابات القابلة للبرمجة موقعيا

Authors: Ammar Hussein Mutlak --- Siraj Qays Mahdi --- Muthna Jasim Fadhil
Journal: AL-TAQANI مجلة التقني ISSN: 1818653X Year: 2012 Volume: 25 Issue: 1 Pages: E 95-E 109
Publisher: Foundation of technical education هيئة التعليم التقني

Loading...
Loading...
Abstract

The work presented in this paper concerned with the design of a new remote control system, which can be used for controlling the on/off of home/office devices using mobile phone. The design consist of two main parts, the first part is a remote mobile phone used to select the home/office mobile and choose the selected tone code (0-9, *, #) from the user according to the selected device. The second part consist of a practical design which contains the fixed mobile phone connected with Dual Tone Multiple Frequency (DTMF) detector, delay and answer circuit and decoder to complete the function of responding the calling and analyze the tone code for control the selected device depending on tone analyzer of DTMF. The practical design which consists of DTMF, decoder and flip flops was implemented using Field Programming Gate Array (FPGA). The system has been worked in high speed action when implemented in Spartan FPGA package and good results have been recorded

العمل المقدم في هذا البحث يهتم بتصميم نظام حديث للسيطرة والتحكم عن بعد, ويستخدم للسيطرة على اجهزة الاشتغال والاطفاء للبيت او المكتب بأستخدام الهاتف الجوال. التصميم يتألف من جزئيين رئيسين: الاول يشمل هاتف جوال بعيد يستخدم لأختيار جهاز البيت المكتب واختيار رمز النغمة (0-9, *, #) من المستخدم طبقا للجهاز المختار. الجزء الثاني يشمل الجزء العملي ويحتوي على هاتف جوال ثابت مرتبط بكاشف تردد النغمة الثنائية المتعدد (DTMF) , دائرة التأخير والجواب وجهاز فك الرموز لأكمال وضيفة الاستجابة للأتصال وتحليل رمز النغمة الثنائية المتعدد. التصميم العملي الذي يشمل كاشف تردد النغمة, جهاز فك الشفرة تم تنفيذه بأستخدام مصفوقة البوابة المبرمجةSpartan) ). عند تشغيل النظام تم الحصول على السرعة العالية بأستخدام مصفوفة البوابة المبرمجة وتم تسجيل النتائج الجيدة.


Article
Hardware Implementation of IT2FLC using FPGA for Control Applications

Authors: Waleed Fawwaz Shareef --- Saif Faris Abulhail --- Dr. Mohammed Y. Hassan
Journal: Al-Qadisiyah Journal for Engineering Sciences مجلة القادسية للعلوم الهندسية ISSN: 19984456 Year: 2018 Volume: 11 Issue: 1 Pages: 40-54
Publisher: Al-Qadisiyah University جامعة القادسية

Loading...
Loading...
Abstract

Interval Type2 Fuzzy Logic Control (IT2FLC) has been applied to a number of industrial, medical, home and military applications. Hardware implementation of IT2FLC can be achieved in a number of ways. One of these ways is the use of a Field Programmable Gate Array (FPGA).In this paper, the design and implementation of an IT2FLC using FPGA has been presented. The proposed controller is of Mamdani type. It works in different structures (P/PI/PD/PID like IT2FLC) depending on two control lines, different number of triangular shape memberships (2-7) depending on three control lines, six tunable gains and within a range of sampling time of (0.01-1024) seconds. Three type reduction algorithms are used and it is found that the Enhanced Iterative Algorithm with Stop Condition (EIASC) produced the minimum reduction in FPGA size. Thus less execution time. The reduction size is about 75% than Karnick Mendel (KM) and is about 3% than Enhanced KM (EKM). Linear and nonlinear models are used to test the designed Controller. Gains are tuned manually to reach minimum overshoot, settling time and steady state error.Simulation and Implementation results showed that the proposed controller works in an efficient way under no-load, load and uncertainty in the nonlinear model parameters.


Article
Design and Implementation of Synthesizable VHDL Model for General PCMCIA I/O Cards Controller

Author: Yousra Abd Mohammed
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2008 Volume: 26 Issue: 7 Pages: 762-776
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

AbstractThe portable and nomadic computer market has driven the development ofPCMCIA Cards to address the expansion needs for the user. These cards provide avast variety of hardware devices which are rugged, credit-card sized, lightweight,and power efficient. These cards are easy to use, especially for the non-technicaluser. Since the sockets are accessible from the outside of the system, the systemdoes not have to be powered-off, opened, and rebooted to add or remove a device.This dynamic insertion and removal feature inherently makes these devices powermanageable and also allows devices to easily be shared among different computers.This paper is concerned with type II PC cards, which mean I/O cards,therefore a design and implementation of synthesizable VHDL model for controlsystem (Controller) of the PCMCIA I/O cards is presented.The implementation of the control system (controller) has been done by using veryhigh speed hardware descriptive language (VHDL) and its implementation on fieldprogramming gate array (FPGA) type Xilinx Spartan 2 (XC2S30-6 Pq208) byusing synthesis and implement tools of ISE6.3 program.The used of FPGA technology is optimal for this paper because it offers highreliability and flexibility in modifying and even developing the required designwith a reduction in the required number of hardware components, also the nonrecurring engineering cost.The timing behavior of the controller is be tested and verified to ensurethat it meets the performance requirements by using simulation tools of Active-HDL program AND Daley report of ISE program, therefore examples ofsimulation results of read/write transfers for both an attribute memory and I/Odevices are presented in this paper.

أَ  ن يعنو  ن حاجات الّتوس  ع لل  مستعملِ. PCMCIA سوق الحاسب  ة الّنّقالة َق  د ساق ْ ت َت َ ط  ور البطاقا  تهذه البطاقا  ت تُزو  د تنويع َ ة واسع َ ة من الأجهزة المادية القوية و المتينة ، و بحجم بطاقة إئتمان ،وذات وزن خفيف، وُتشغيلُ كفوء. هذه البطاقا  ت سهلة الإستعمالُ، خاص ً ة لل  مستعملِ غي ِ ر الّتقن ِ ي.موصول ُ ة من خارج الّنظا ِ م،ولا حاجة لقطع القدرة ثم أعادة تشغيل و تحميل (sockets) لانه الالّنظام من جديد من أجل أَ  ن يضي َ ف أو يزيلَ أداة. هذه خاصية الإدخالِ والإزال  ة ال  دينامي  ة يجعلا ِ نهذه الأدوا  ت بشكل ُتشغيلُ سهلة الانقياد وتَسم  ح للأدوات أيضا أَ  ن تَ ُ كو  ن  م َ شا  ركة بشكل سهل بينالحاسبا  ت المختلف  ة.هذه المقالة تهتم بالنوع الثاني من هذه البطاقات أي بطاقات الإدخال و الإخراج ،لذلكلنظام سيطرة (مس يطر) لهذا (Synthesizable VHDL Model) في هذه المقالة ص  مم وُنَف َ ذالنوع من البطاقات(ISE أن تصميم و تنفيذ نظا ِ م ال  سيطرة ( المسيطر ) قد تم باستخدام برنامج ( 6.3XC2S30- كبيئة برمجية و رقاقة المصفوفات البرمجية نوع ( 6 (VHDL) المستند على لغةكأداة للكيان المادي. (XILINX) التي تنتجها شركة (Pq208أن استخدام هذه التقنية مهم جدا" في التصميم لانه يوفر موثوقية عالية و مرونة فيتغير و تحديث مواصفات التصميم و التي تسهم في تقليل عدد المكونات المادية المستخدمة فيالتصميم و بالتالي تقليل الكلفة الكلية للمنظومة.للمسيطر قد تم تحليله للتأكد من انه يسد حاجات الأداء (timing behavior) أن أللذلك تم تقديم في هذه المقالة ، (Active-HDL)ِ ال  مصمم لها باستخدام أدوات المحاكاة لبرنامج ألبعض من نتائج المحاكاة لعمليات القراءة و الكتابة لأجهزة الإدخ ال و الإخراج و الذاكرةالتعريفية.


Article
FPGA Based Implementation of Convolutional Encoder- Viterbi Decoder Using Multiple Booting Technique
تنفيذ مشفر لافوفي-حلال شفرة فيتربي باستخدام تقنية الإقلاع المتعدد على رقاقة FPGA

Loading...
Loading...
Abstract

Abstract Convolutional encoding is considered one of the forward error correction schemes. It is an essential component of wireless communication systems such as the third generation (3G) mobile systems, which utilize some formulation of Convolutional encoding usually decoded via Viterbi decoders. There are different structures of Convolutional encoding which impart different requirements on the decoder. The Viterbi decoder segments with slight modifications can be used on systems with different constraint lengths, frame size and code rates. In this research, the design and implementation of Convolutional encoder with constraint length 3 and rate 1/2, and Viterbi decoder on Spartan 3E FPGA Starter kit (supported with XC3S500E) using multiple booting technique has been presented. VHDL language is used as a design entry. In the starter kit mentioned above, two designs are implemented on the flash memory using the multiple booting technique: the Convolutional encoder and the Viterbi decoder. The FPGA is configured with the specified design depending on the loaded program from the Intel flash memory. With this way of configuration, the FPGA itself can operate as a Convolutional encoder or Viterbi decoder that gain benefit through the reuse of the same hardware. Key words : Convolutional encoder, Viterbi decoder, multiple booting technique and FPGA.

الخلاصــة يعتبر المشفر اللافوفي أحد طرق تصحيح الخطأ الناتج عن إرسال البيانات. وهو جزء ضروري لأنظمة الأتصالات اللاسلكية مثل الجيل الثالث لأجهزة الهاتف المحمول والتي تستخدم بعض الصيغ لهذا المشفر وبالتالي تستخدم حلال الشفرة نوع فيتربي لأستعادة البيانات المرسلة. هنالك هياكل مختلفة للمشفر اللافوفي والتي تنقل متطلبات مختلفة لفاتح الشفرة. بتحوير بسيط للمقاطع الخاصة لفاتح شفرة فيتربي يمكن أن تستخدم في أنظمة ذات معدل شفرة وحجم بيانات وأطوال إرسال مختلفة. هذا البحث يستعرض تصميم وتنفيذ مشفر لافوفي ذو طول محدد 3 ومعدل سرعة مشفر 2/1 ، مع حلال شفرة فيتربي على لوح حاوي لـ مصفوفة البوابات القابلة للبرمجة حقليا نوع Spartan 3E (والمدعمة بـالرقاقة XC3S500E) باستخدام تقنية الإقلاع المتعدد. استخدمت لغة VHDL كوسيلة للتصميم المنطقي. في اللوح المذكور أعلاه وباستخدام تقنية الإقلاع المتعدد، تم تنفيذ تصميمين باستخدام ذاكرة الوميض الموجودة على اللوح المذكور، أحد التصميمين هو المشفر اللافوفي والاخر حلال شفرة فيتربي. تم تشكيل التصميم المحدد على مصفوفة البوابات القابلة للبرمجة حقليا أعتمادا على البرنامج المحمل من ذاكرة الوميض. بطريقة التشكيل هذه، فإن مصفوفة البوابات نفسها يمكن أن تعمل كمشفر لافوفي أو حلال شفرة فيتربي بالإستفادة من اعادة استخدام نفس الكيان المادي.

Listing 1 - 6 of 6
Sort by
Narrow your search

Resource type

article (6)


Language

English (6)


Year
From To Submit

2018 (1)

2012 (1)

2010 (2)

2008 (1)

2007 (1)