research centers


Search results: Found 24

Listing 1 - 10 of 24 << page
of 3
>>
Sort by

Article
The Laser Logical Gates
البوابات المنطقية الليزرية

Author: قصي نغيمش مطر
Journal: Journal of College of Education مجلة كلية التربية ISSN: 18120380 Year: 2005 Issue: 3 Pages: 178-194
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

Theresearchproduceatheoreticalstudyfordesigningnewlogicalgates based on laser source. As known 1'et, the design of the processordepends of logical gates, rvhich represent the basic component of itsarchitecture. The speed ofthe processor depends on how the layout designsofthelogicalelectroniccircuit(processorarchitecture),anddependonthespeedoftlreelectricalsignaltravelingtlrroughofthegates.Since,thebasicelementsofthegatesarenranufacturedfiornasemiconductormaterials,tlrentheelectricalsignalspassestlrrouglritneedsacertaintimewhichconsiderveryshortforasirrglegatebutitisnoticedforoveralltheprocessor chip. Besides, there is a heat problent due to the electrical signalstraveling through the senlicottductor ntaterial'Replacing these electronic gates by a laser gates gives increasing ofthe speed of passing signal through the gate' and then reducing theprocessitrgtinleforalltlrcproccssorrr'itlrouthighincreasirrgirrtemperature.Theobjectiveoftlrisresearchistobuildupatheoreticaldesigrroflaser logical gates instead of the electronic logical gates to ensure high$,ork efticiency for the processor. Since the designing of the three knowngates(NoT,oR,andANDgates)isdonetlreoreticallyusinganopticalelements instead of electronic elements. The laser logical gate componentsaredesignedusingasinglenrainfeedinglasersource,filters,reflectors,linear polari zer, andphase rotator polarizer' Photo detectors can be used toreceivethelasersignats.Theprocessorlalotttsbasedorrlasergatesensurea very high speed near to the speed of light because the used signal iselectromagnetic waves not an electrical signal


Article
Modelingand AnalysisofIXP425 Network Processor
نمذجة وتحليل اداء معالج الشبكاتIXP425

Authors: Fakhraldeen H فخر الدين حامد علي --- Ali Omar F. Ahmed عمر فخري أحمد
Journal: AL Rafdain Engineering Journal مجلة هندسة الرافدين ISSN: 18130526 Year: 2012 Volume: 20 Issue: 2 Pages: 116-130
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

AbstractThere are mainly two kinds of network processor: coprocessors-centric model, and core-centric model. In the coprocessors-centric, the data-plane is handled by coprocessors. The core processes most of the data-plane packets yet offloading some tasks to coprocessors in the core-centric model. The IXP is one of Intel network processor series which is a core-centric model. They are optimized for home, small-to-medium enterprise, and networked embedded applications.This work aims to design a module of IXP425 performing VPN. The processing time for each stage is available in the datasheet of the IXP425. The Markov chain and Omnet++ has been adopted in this work to explore the system parameters and bottlenecks focusing on the buffer length and how to be optimized for each stage. Single process programming is considered in the IXP425 operation. Keywords:VPN, network processor, configurability, flexibility, scalability.

الخلاصةهنالك نوعان رئيسيان من معالجات الشبكات الاختلاف الجوهري بينهما ينصب حول كيفية المعالجة على مستوى البيانات حيث اما يتم ذلك من قبل المعالج المركزي او من قبل المعالجات المساعدة. يركز هذا البحث على معالج شبكات انتجته شركة انتل حيث تم نمذجة هذا المعالج واعتماد الازمنة المتوفرة في المواصفات الفنية له لاجراء محاكات لقياس ادائه وتأشير الاختناق أو عنق الزجاجة مع التركيز على دوائر العزل والجم الأفضل لكل مرحلةوصولا إلىأفضل أداء عندتبني Markov chain و Omnet++ .


Article
Implementations Of 8x8 DCT And IDCT on Different FPGA Technologies Using the Modified Loeffler Algorithm

Author: N. H. Abbas
Journal: Journal of Engineering مجلة الهندسة ISSN: 17264073 25203339 Year: 2005 Volume: 11 Issue: 4 Pages: 707-714
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

In this paper the hardware implementations is investing of 8x8 Discrete Cosine Transform (DCT) and Inverse Discrete Cosine Transform (IDCT) on different Field Programmable Gate Array (FPGA) technologies using the modified Loeffler algorithm. The investigations involved simulations, and synthesis of Very High Speed Integrated Circuit Hardware Description Language (VHDL) code utilizing recent FPGA families of Xilinx, Altera, and Lucent. The paper achieving the most demanding real-time requirements of some standardized frame resolutions and rates. Synthesis results for 8-point DCT/IDCT implementations indicate operating frequencies of 50 MHz, 60 MHz, and 22 MHz for the investigated Xilinx, Altera and Lucent FPGA chips, respectively. These frequencies allow 2193 Source Input Format (SIF) and 100 High Definition Television (HDTV) frames to be processed by the Xilinx FPGA. The resulting frame processing rates for Lucent are 877 and 40 for SIF and HDTV, while for Altera they are 647 and 29, respectively. Results indicate that the investigated FPGA implementations would speed DCT based compression algorithms up to frame rates well above the real-time requirements of SIF, International Consulting Committee on Radio & Television (CCIR-TV) and HDTV frame formats.

في هذه المنشورة تم الاستقصاء عن البناء المادي لـ 8x8 تحويلة الجيب تمام المتقطعة (DCT) ومعكوسة تحويلة ألجيب تمام ألمتقطعة (DCT) في عدة تقنيات لترتيب بوابة برمجة المجال( (FPGAباستخدام خوارزمية Loeffler المحورة. الاستقصاء يتضمن التشبيه والتركيب لشفرة لغة وصف الكيان المادي ذات السرعة العالية جدا (VHDL) المستخدمة في ألآونة الاخيرة عن طريق عوائل ترتيب بوابة برمجة المجال (FPGA) من شركةLucent & Xilinx Altera . إن اغلب متطلبات الزمن الحقيقي (real-time) لبعض تصاميم الهياكل ومعدلاتها القياسي تم تحقيقها. نتائج ألتركيب لبناء 8 نقط تحويلة جتا المتقطعة (DCT) او معكوسها تبين انه ترددات العمل هي 50 ميغاهرتز و 22 ميغاهرتز، 60 ميغاهرتز و22 ميغاهرتز لقطع Lucent & , Altera , Xilinx ترتيب وابة المجال على التوالي. النتائج تبين انه استخدام الـ FPGA لبناء DCT & IDCT يسرع منه وكذلك الاقتراب يكون أكثر من تحقيق متطلبات الزمن الحقيقي لصيغة أدخال المصدر (SIF)، الجمعية الاستشارية الدولية للراديو والتلفزيون (CCIR-TV) والتلفزيون العالي التعريف (HDTV) من صيغ الهياكل.


Article
An FPGA-based Fault Tolerance Hypercube Multiprocessor DSP System
منظومة معالجة إشارة رقمية, متعددة المعالجات بهيكلية المكعب الفائق, متسامحةالأخطاء باعتماد دوائر ألـ FPGA

Authors: صباح وعد نايف --- أحمد فالح محمود العلاف
Journal: AL Rafdain Engineering Journal مجلة هندسة الرافدين ISSN: 18130526 Year: 2010 Volume: 18 Issue: 1 Pages: 69-82
Publisher: Mosul University جامعة الموصل

Loading...
Loading...
Abstract

Abstract This paper describes a new proposed architecture for tolerating faults in hypercube multiprocessor DSP system. The architecture considered employs the TMS320C40 DSP processors as processing node. The system has a single spare DSP processor assigned to each cluster ( a group of four nodes ). Each pair of clusters share one FPGA unit connected to every node in the two clusters plus the two spare processors. The FPGA units in the system are devoted for data routing, data distributing (in real time processing), diagnosis, system reconfiguration and expanding. Every 3D hypercube has additional spare processors connected to FPGA device of that cube. The spare nodes are used in two stages to tolerate more than one faulty node in each cluster with a low overhead and minimum performance degradation. The system makes use 50% hardware redundancy in the form of spare nodes to achieve fault tolerance. The effectiveness of interprocessor communications and the mechanism of fault detection( for one and two fault ) has been successively simulated using (Xilinx Foundation F2.1i) simulator.Keywords: Fault Tolerance, Hypercube multiprocessor, TMS320C40, FPGA, DSP processor

يصف هذا البحث مقترح جديد لمعمارية منظومة اشارة رقمية متعددة المعالجات بهيكلية المكعب الفوقي متسامحة الاعطال. المنظومة المقترحة تستخدم معالجات الاشارة الرقمية نوع TMS320C40 كعقد معالجة في المنظومة. تحتوي المنظومة على معالج احتياط يخصص لكل مجموعة مكونة من اربع عقد معالجة. كل مجموعتين من العقد تشتركان بدائرة FPGA واحدة تربط بكل عقدة من عقد المجموعتين وكذلك تربط بالمعالج الاحتياط لكل مجموعة. دوائر ال FPGA في المنظومة تقوم بمهام تمرير البيانات (عند العمل بالزمن الحقيقي), تشخيص العطال, اعادة التشكيل والتوسع في المنظومة.للسماح بمعالجة اكثر من عطل ضمن نفس المجموعة, يحتوى كل مكعب ثلاثي الابعاد على معالجين احتياطيين اضافيين يربطان الى دائرة FPGA في المكعب. النظام المقترح يستخدم مكونات مادية اضافية بمعدل 50% لتحقيق تسامحية الاخطاء. واخيرا فقد تم عمل محاكاة لالية نقل البيانات في النظام المقترح وكذلك لالية كشف ومعالجة


Article
A Hybrid Neural Based Dynamic Branch Prediction Unit
وحدة ديناميكية هجينة للتنبؤ بالتفرعات باستخدام الشبكات العصبية

Author: Gheni A. Ali
Journal: Engineering and Technology Journal مجلة الهندسة والتكنولوجيا ISSN: 16816900 24120758 Year: 2012 Volume: 30 Issue: 6 Pages: 1066-1081
Publisher: University of Technology الجامعة التكنولوجية

Loading...
Loading...
Abstract

Modern high performance processor architectures have come to depend uponhighly pipelined operation in order to achieve improvements in operating speed. As a result, the cost associated with flushing the pipeline and refilling it when a branch instruction is mis-predicted can significantly impact processor performance. Many schemes, from the extremely simple to the highly complex, have been proposed toimprove branch prediction accuracy. Conventional two-level branch predictors predict the outcome of a branch either based on the( local branch history) information, comprising the previous outcomes of a single branch (intra-branch correlation), or based on the (global branch history) information, comprising the previous outcomes of all branches (inter-branch correlation). The mispredictionrates for these predictors are very high when they predict branch instructions with hybrid correlations. In this paper we suggest a hybrid perceptron based predictor which employs up to 31-bits of both local and global branch history information to minimize the misprediction rates. The software written for simulation and testingshows that the suggested hybrid predictor achieves a high accuracy. Our results shows that the best response of the predictor is obtained on history length of 16- bits.


Article
Securing Wireless Sensor Network (WSN) Using Embedded Intrusion Detection Systems
تامين شبكة المتحسّس اللاسلكية ) WSN ( باستخدام أنظمة كشف التسلل المطمورة

Loading...
Loading...
Abstract

This paper focuses on designing distributed wireless sensor network gateways armed with Intrusion Detection System (IDS). The main contribution of this work is the attempt to insert IDS functionality into the gateway node (UBICOM IP2022 network processor chip) itself. This was achieved by building a light weight signature based IDS based on the famous open source SNORT IDS. Regarding gateway nodes, as they have limited processing and energy constrains, the addition of further tasks (the IDS program) may affects seriously on its performance, so that, the current design takes these constrains into consideration as a priority and use a special protocol to achieve this goal. In order to optimize the performance of the gateway nodes, some of the preprocessing tasks were offloaded from the gateway nodes to a suggested classification and processing server and a new searching algorithm was suggested. Different measures were taken to validate the design procedure and a detailed simulation model was built to discover the behavior of the system in different environments.

يركز هذا البحث على تصميم بوابات شبكة المتحسّسات اللاسلكية الموزعة المزودة بنظام كشف التسلل ) IDS (. انالمساهمة الرئيسية في هذا العمل هو محاولة لادخال وظيفة نظام كشف التسلل إلى بوابة الشبكة ) UBICOM IP2022رقاقة معالج الشبكة( نفسها. وقد تحقق ذلك من خلال بناء لنظام كشف التسلل استنادا إلى احد اشهر ب ا رمج كشف التسللالمفتوح المصدر وهو ال SNORT . فيما يتعلق بخصائص بوابة الشبكة من محدودية المعالجة والطاقة ان إضافة المزيدمن المهام )برنامج IDS ( قد يؤثر بشكل خطير على أدائها، لذلك فان التصميم الحالي يأخذ هذه القيود بعين الاعتباربوصفها أولوية وتم استخدام بروتوكول خاص لتحقيق هذا الهدف. لأجل تحسين أداء بوابة الشبكة ، بعض مهام المعالجةالأولية كانت قد حملت مسبقا من بوابة الشبكة إلى خادم التصنيف والمعالجة المقترح ، كما تم اقت ا رح خوارزمية بحثجديدة. واتخذت تدابير مختلفة للتحقق من صحة التصميم الداخلي وتم بناء نموذج محاكاة مفصل لاكتشاف سلوك النظامفي بيئات مختلفة.


Article
VHDL & FPGA Implementation of Max Membership Principle Based on Defuzzifier Unit
معمارية الدوائر المتكاملة ذات الكثافة العالية جداً لمبدأ أقصى قيمة بالاعتماد على وحدة فك الغامض

Author: Ahmed Chalak Shakir احمد جالاك شاكر
Journal: Journal of Al-Qadisiyah for Computer Science and Mathematics مجلة القادسية لعلوم الحاسوب والرياضيات ISSN: 20740204 / 25213504 Year: 2016 Volume: 8 Issue: 1 Pages: 125-136
Publisher: Al-Qadisiyah University جامعة القادسية

Loading...
Loading...
Abstract

the fuzzy data that obtained from the fuzzification process is not appropriate for the real time applications and have to be converted into crisp form. The conversion of data from fuzzy form to crisp form is known as the defuzzification, also called as "rounding off". This paper proposes VLSI architecture of a Max Membership Principle (MMP) defuzzification method. The MMP of defuzzification is simple and is being generally used in comparison to more complex weighted average defuzzification method. The proposed architecture has been modeled in VHDL and implemented in XILINX and Spartan - 3 field programmable gate arrays (FPGA). It is more efficient in the area and the speed of operation in comparison to a more complex architecture used for the weighted average method. The functional analysis has revealed that the proposed architecture is implementing MMP based defuzzifier efficiently and accurately.

البيانات الغامضة الناتجة من عملية الغموض ليست مناسبة للتطبيقات في الوقت الحقيقي فإنه لا بد من تحويلها إلى قيمة واضحة. تحويل البيانات من الغامض إلى قيمة واضحة تسمى فك الغامض كذلك تسمى "التقريب". هذا البحث يقترح معمارية دوائر متكاملة ذات الكثافة العالية جداً لمبدأ أقصى قيمة كطريقة فك الغامض. طريقة مبدأ أقصى قيمة لفك الغامض بسيطة ويستخدم عموماً بالمقارنة مع طرق أكثر تعقيداً كطريقة متوسط الوزن لفك الغامض. تم كتابة وتنفيذ كودات البرنامج بطريقة تنفيذ الدوائر الالكترونية عالية الدقة المعروفة ((VHDL وتنفيذها على (XILINX) والجهاز المستخدم لهذا الغرض ((Spartan-3 في مجموعة بوابة حقل برنامج FPGA)). المعمارية المقترحة هو أكثر كفاءة في المساحة وسرعة العملية بالمقارنة مع معمارية أكثر تعقيداً المستخدمة في طريقة متوسط الوزن. وقد كشف التحليل الوظيفي أن المعمارية المقترحة بتنفيذ FMLMلفك الضبابية ذات كفاءة ودقة.


Article
Reduction of the error in the hardware neural network
تقليل مستوى الخطأ لبناء الشبكة العصبية

Author: Dhafer r. Zaghar ظافر رافع زغير
Journal: Al-Khwarizmi Engineering Journal مجلة الخوارزمي الهندسية ISSN: 18181171 23120789 Year: 2007 Volume: 3 Issue: 2 Pages: 1-7
Publisher: Baghdad University جامعة بغداد

Loading...
Loading...
Abstract

Specialized hardware implementations of Artificial Neural Networks (ANNs) can offer faster execution than general-purpose microprocessors by taking advantage of reusable modules, parallel processes and specialized computational components. Modern high-density Field Programmable Gate Arrays (FPGAs) offer the required flexibility and fast design-to-implementation time with the possibility of exploiting highly parallel computations like those required by ANNs in hardware. The bounded width of the data in FPGA ANNs will add an additional error to the result of the output. This paper derives the equations of the additional error value that generate from bounded width of the data and proposed a method to reduce the effect of the error to give an optimal result in the output with a low cost.

ان عملية بناء الشبكات العصبية الذكية (ANNs) باستخدام المكونات المادية يكسبها سرعة عالية مقارنه بالبرامجيات التي تنفذ على معالج احادي مايكروي و ذلك بسبب كون البناء باستخدام المكونات المادية يعتمد على المعالجة المتوازية. ان واحدة من احدث طرق البناء المادي المستخدمه هي مصفوفة البوابات الواسعة القابلة للبرمجة (FPGA) و التي تتميز بالمرونة و السرعة العالية. ان من محددات البناء باستخدام المكونات المادية هي كون ناقل البيانات محدد بسعة معينة ثابته و هذا التقييد يسبب اضافة نسبة خطاء الى النتائج النهائية. سيقوم هذا البحث باشتقاق المعادلات التي تمثل نسبة الخطاء الاضافي و تقترح طريقة مناسبه لتقليل هذا الخطاء و بزيادة كلفة قليلة للحصول على نسبة خطاء قليلة مع كلفة غير عالية.

Keywords

Neural --- co-processor --- DSP --- FPGA --- ISE 4.1i software --- adder --- multiplier.


Article
Design and Implementation of a High Speed and Low Cost Hybrid FPS/LNS Processor Using FPGA
تصميم وبناء معالج FPS/ LNS مهجن سريع وقليل الكلفة باستخدام FPGA

Author: Dhafer R. Zaghar ظافر رافع زغير
Journal: Journal of Engineering and Sustainable Development مجلة الهندسة والتنمية المستدامة ISSN: 25200917 Year: 2010 Volume: 14 Issue: 3 Pages: 86-104
Publisher: Al-Mustansyriah University الجامعة المستنصرية

Loading...
Loading...
Abstract

In the world of the computer data processing there are two main groups of processors first the microprocessor group that use the floating point system (FPS) and the TMS processor group that use logarithmic number system (LNS). There are many works and ideas to improve the two types and mixed between them but the main drawback of these works is that "there are no common rules to measure the efficiency of each work and compare between them". This paper presents some logical and fair rules to measure the efficiency of the processor as a first step on the true way to implement a good process. Hence, this way has three main phases. First, classify the mathematics operations and deduce the approximation weight of each operation in the computer data processing such as general digital signal processing (DSP) fields, fast Fourier transform (FFT), filtering and neural network (NN). The second phase is proposing the design of an optimal process that has a high speed and low cost. The third phase is modifying the optimal design to implement it in the field programmable gate array (FPGA) media. Then, this paper will use the new rules to measure the efficiency of the proposed design and compared it with previous works. Also it will give the most important conclusions that will to steer the designer to implement a high speed and low cost processor.

يوجد في ميدان معالجة البيانات بالحاسبة مجموعتان من المعالجات الاولى تعتمد على نظام الفارزة الحرة العددي (FPS) و الاخرى تعتمد على النظام العددي اللوغارتمي (LNS). ان هناك عدد كبير من الاعمال التي تتناول هذا الميدان و تستعرض كم كبير من الطرق و الافكار التي تساعد على تحسين اداء هذه المعالجات او المزاوجة بينها, الا ان المشكلة المشتركة بين هذه الاعمال تكمن في عدم و جود قواعد متفق عليها لقياس الكفاءه لكل عمل و المقارنة بينها. سيحاول هذا البحث و ضع قواعد عادلة لقياس الكفاءة كخطوة اولى في الطريق الصحيح لبناء معالج جيد, و هذه العملية تتضمن ثلاث خطوات اساسيه الاولى تقوم بتصنيف العمليات الرياضية و تحاول تخمين المقدار التقريبي لنسبة الاستخدام لهذه العمليات و ذلك في المجالات الحاسوبية المختلفة ضمن نطاق معالجة البيانات مثل معالجة الاشارة الرقمية (DSP) و تحويل فورير السريع (FFT) و الترشيح (filtering) و الشبكات العصبية (NN). اما الخطوة الثانية فتتضمن وصف تصميم معالج ذو سرعة عالية و كلفة قليلة. اما الخطوة الثالثة فتقوم بتحوير التصميم لغرض بناءه بواسطة مصفوفة البوابات المبرمجة الواسعة (FPGA). بعد ذلك سنستخدم القواعد الجديدة لاختبار كفاءة المعالج المقترح و مقارنتة مع الاعمال السابقة و اخيرا سيعطي البحث خلاصة تساعد المصمم لبناء معالج ذو سرعة عالية و كلفة قليلة.

Keywords

Floating point --- LNS --- DSP --- FFT --- NN --- FPGA --- processor --- mathematical operations --- piecewise.


Article
Studying the effect of Fins length of Heatsink on the Performance of the Processor Type Athlon
]دراسة تاثير طول الزعنفة لمبدد حراري على اداء المعالج نوع اثلون

Loading...
Loading...
Abstract

Abstract:In this paper we studied the effect of fins length of heatsink on the performance of the processor type Athlon XP+ 1.73GHz .First a common heat sink had ben used, then the reads of the processor it's temperature and heat emission at three conditions were taken ,the 1st one at minimum uses of performance just opening windows ,the 2nd one at the average use of performance opening word document with some wrights while the 3rd one is the maximum use of performance of the processor and this occurs when we run a huge software or a complicated high graphics big game. Many programs give us a full condition for any part of the computer especially the processor such as (Norton System Work, Sandra SIS, Windows Vista Task Manager (WVTM)…etc). In this research we used (WVTM) because it's part of the OS vista119أحمد عدنان دراسة تأثير طول الزعنفة لمبدد حراري على أداء المعالج من نوع أثلونwhich will not apply another load upon the processor, also the (WVTM) contains great tools of operations. Also we calculate the time requiring for the OS to boot at this type of heatsink and other applications like office and others. Then we changed the heatsink with another one with fins length twice than the old one. A model of the heatsink were built for both cases by the package (AutoCAD 2008) and analyzed it in the package (FLUENT 6.3) to show the thermal emission inside both heatsinks and the experimental and theoretical results were acceptable.

الخلاصة:تم في هذا البحث دراسة تأثير طول الزعنفة لمبدد حراري على أداء المعالج من نوع1.73 .أو ً لا تم استخدام مبدد حراري عادي وتم أخذ القراءات (الإنبعاث GHz أثلون أكس بيالحراري من المعالج ودرجة حرارته ) عند ثلاث حالات وه ي ، حالة الإستخدام الأدنى للحاسبة( عدم إجراء أية عملية بعد تشغيل النظام ) وحالة التشغيل المتوسط الإعتيادي ( فتح برنامجكالأوفس ) ومن ثم ح الة الأداء القصوى ( تشغيل تطبيق ضخم أو لعبة عالية الجودةوالمتطلبات) وتوجد برامج عديدة يمكنها إعطاء تفاصيل دقيقة عن أي جزء من أجزاء الحاسبة(Norton System Work , Sandra SiS , Windows Vista وخصوصًا المعالج منهافي هذا البحث تم الإعتماد على البرنامج الأخير والذي هو جزء Task Manager, …etc)من النظام الحديث فستا حيث توجد في هذا النسخة من النظام تطبيقات عدة ، كما إنه جزء منالنظام كما أسلفنا لذلك فإنه لن يؤثر كثيرًا عند تشغيله على المعالج ولن يحمله عبء تنفيذبرنامج إضافي وكذلك تم احتساب الوقت اللازم لتشغيل النظ ام وتحميل برنامج الأوفسوتطبيقات أخرى ، ومن ثم تم تغيير المبدد العادي بمبدد أخر ذي زعانف أطول بحوالي ضعفالمبدد السابق وتم أخذ القراءات من جديد ومن ثم تم مقارنة النتائج مع بعضه ا. تم بناءومن ثم تم تحليله ببرن امج ( AutoCAD النموذج للمبدد الحراري ببرنامج ( 2008وذلك لتوضيح انتقال الحرارة داخل المبدد في كلتا الحالتين فكانت النتائج (FLUENT 6.3)النظرية والعملية متطابقة

Listing 1 - 10 of 24 << page
of 3
>>
Sort by
Narrow your search

Resource type

article (24)


Language

English (18)

Arabic and English (3)

Arabic (2)


Year
From To Submit

2017 (1)

2016 (3)

2015 (2)

2014 (3)

2013 (4)

More...